Verilog/SystemVerilog中不同数组声明方式

logic [n-1:0] a [m-1:0];  // 一维的非压缩数组，包含m个元素，每个元素是n位的logic向量

logic [n-1:0][m-1:0] a;  // 压缩的二维数组（packed array），实际上是一个n×m位的二维位向量，总位宽为n*m，内存连续

logic a [n-1:0][m-1:0];  // 二维的非压缩数组，包含n×m个单比特元素，每个元素都是独立的logic类型

logic [n-1:0] a;  // 一维的压缩数组（即普通向量），包含n位的logic向量，内存连续，位宽为n

logic a [m-1:0];  // 一维的非压缩数组，包含m个单比特的logic元素，每个元素独立

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logic           [位宽] a;

logic                     a [个数]; 

logic           [位宽] a [个数];

logic [个数] [位宽] a ;

logic           [位宽] a [行数][列数]; 

logic                     a [行数][列数];  // 每个a位宽为1