Altera(Intel)时序约束文件SDC

最新推荐文章于 2026-06-22 16:38:50 发布

原创

最新推荐文章于 2026-06-22 16:38:50 发布 · 1.6k 阅读

该博客展示了一个SDC文件内容，用于FPGA开发的时序约束。文件中包含创建时钟、生成时钟、设置时钟延迟、不确定性、输入输出延迟等操作，还涉及时钟分组、虚假路径、多周期路径、最大最小延迟等设置，为FPGA开发的时序优化提供依据。

## SDC file "test.out.sdc"

## Copyright (C) 2016 Intel Corporation. All rights reserved.
## VENDOR "Altera"
## PROGRAM "Quartus Prime"
## VERSION "Version 16.1.0 Build 196 10/24/2016 SJ Standard Edition"
## DATE "Fri Sep 28 17:23:28 1999"
##
## DEVICE "xxxxxxx"
##
#**************************************************************
# Time Information
#**************************************************************

set_time_format -unit ns -decimal_places 3

#**************************************************************
# Create Clock
#**************************************************************

create_clock -name {altera_reserved_tck} -period 33.333 -waveform { 0.000 16.666 } [get_ports {altera_reserved_tck}]
create_clock -name {ext_clk} -period 18.519 -waveform { 0.000 9.260 } [get_ports { ext_clk }]
create_clock -name {mem_dqs[0]_IN} -period 4.629 -waveform { 0.000 2.315 } [get_ports {mem_dqs[0]}] -add

#**************************************************************
# Create Generated Clock
#**************************************************************

create_generated_clock -name {u_clock|u_pll|general[0].gpll~FRACTIONAL_PLL|vcoph[0]} \
   -source [get_pins {u_clock|u_pll|general[0].gpll~FRACTIONAL_PLL|refclkin}] \
   -duty_cycle 50/1 -multiply_by 8 -master_clock {ext_clk} \
   [get_pins {u_clock|u_pll|general[0].gpll~FRACTIONAL_PLL|vcoph[0]}]

create_generated_clock -name {u_clock|u_pll|general[0].gpll~PLL_OUTPUT_COUNTER|divclk} \
-source [get_pins {u_clock|u_pll|general[0].gpll~PLL_OUTPUT_COUNTER|vco0ph[0]}] \
&

标签