god damn CPU_LOOP 1(done)

本文详细分析了在内核重建中断描述符表(IDT)模块时,出现CPU_LOOP1异常的原因,并提供了解决方法。通过修改内存写操作的循环次数,从8改为16,成功避免了异常发生。

updated 2014-02-18:

CPU_LOOP 1在这里的含义为:写内存异常,因为ds指向了cs属性的代码段,当然,执行如下代码的时候会出现一个异常!

 mov dword ptr ds:[edx], eax

需要将下面:

mov cx, 0x08
改成

mov cx, 0x10

------- history --------

在调试内核重建idt模块的时候,就是一个简单的内存write操作,会出现一个CPU_LOOP 1的异常,目前暂未找到合理的解释和解决办法:

<bochs:14> 
Next at t=5544195
(0) [0x000067d5] 0008:000067d5 (unk. ctxt): mov dword ptr ds:[edx], eax ; 3e8902
<bochs:15> info cpu
eax:0x000867f0, ebx:0x0000000f, ecx:0x000067f0, edx:0x00005093
ebp:0x00009ea8, esp:0x00009ea8, esi:0x00000416, edi:0x0000cf92
eip:0x000067d5, eflags:0x00000006, inhibit_mask:0
cs:s=0x0008, dl=0x0000ffff, dh=0x004f9800, valid=1
ss:s=0x0010, dl=0x00000fff, dh=0x00c09300, valid=7
ds:s=0x0008, dl=0x00000fff, dh=0x00c09a00, valid=1
es:s=0x0010, dl=0x00000fff, dh=0x00c09300, valid=1
fs:s=0x0010, dl=0x00000fff, dh=0x00c09300, valid=1
gs:s=0x0010, dl=0x00000fff, dh=0x00c09300, valid=1
ldtr:s=0x0000, dl=0x00000000, dh=0x00000000, valid=0
tr:s=0x0000, dl=0x00000000, dh=0x00000000, valid=0
gdtr:base=0x00005893, limit=0x7ff
idtr:base=0x00005093, limit=0x7ff
dr0:0x00000000, dr1:0x00000000, dr2:0x00000000
dr3:0x00000000, dr6:0xffff0ff0, dr7:0x00000400
cr0:0x80000011, cr1:0x00000000, cr2:0x00000000
cr3:0x00000000, cr4:0x00000000
done
<bochs:16> n
CPU_LOOP 1
CPU_LOOP 1
CPU_LOOP 1
CPU_LOOP 1
CPU_LOOP 1

<bochs:15> info gdt
Global Descriptor Table (0x00005893):
GDT[0x00]=??? descriptor hi=00000000, lo=00000000
GDT[0x01]=Code segment, linearaddr=00000000, len=00fff * 4Kbytes, Execute/Read, Accessed, 32-bit addrs
GDT[0x02]=Data segment, linearaddr=00000000, len=00fff * 4Kbytes, Read/Write, Accessed
GDT[0x03]=??? descriptor hi=00000000, lo=00000000
GDT[0x04]=??? descriptor hi=00000000, lo=00000000


<bochs:16> 	info idt
Interrupt Descriptor Table (0x00005093):
IDT[0x00]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0
IDT[0x01]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0
IDT[0x02]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0
IDT[0x03]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0
IDT[0x04]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0
IDT[0x05]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0
IDT[0x06]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0
IDT[0x07]=32-Bit Interrupt Gate target=0x0008:0x000000aa, DPL=0

附上代码snapshot:

;Function:set_trap_gate(eax,bx,edx)
;input:回调入口地址entry_addr(eax),门类型type(bl),dpl(bh),待写入的gate表项的绝对地址gate_addr(edx)
;output: null
;action:将给定的回调入口addr,门类型,dpl拼装成8bytes的gate描述符表项,写入到指定gate_addr
;att:后面的参数先入栈, func protype:	set_gate(entry_addr, TRAP_TYPE, dpl, gate_addr);
;调用栈关系如下
; +-----+
;gate_addr	4bytes edx
;   dpl		4bytes 
;   type	4bytes ebx
; entry_addr	4bytes eax
;  ret_val	4bytes
; old_ebp	4bytes
;          <------------esp
set_gate:
	push ebp
	mov ebp, esp
	mov edx, [esp+20]	;idt gate_addr
	mov ebx, [esp+12]	;type	fixme: 2014-02-15, 4bytes对齐
	mov eax, [esp+8]	;entry_addr
	mov cx, 0x08
	mov ds, cx
	;0.将type放在bl,将dpl放在bh
	mov bh, [esp+16]
	
	;1.eax - 门描述符低4bytes
	mov ecx, eax
	;先掩掉eax的高2bytes,后续存放段选择符01-000
	and eax, 0x0000ffff
	;然后或上对应的段选择符
	or eax, 0x00080000	;fixme: 2014-02-15, 段选择子应该在高2bytes上!Dude
	;首先将门描述符的低4bytes写入到内存中
	mov dword [ds:edx], eax	;eax可以解放出来了, TODO_2014-02-15 写内存出现中断异常?


内容概要:本文介绍了一种用于电磁暂态(EMT)研究的第四类全变流器型风力发电系统的通用Simulink仿真模型,旨在构建一个能够准确反映实际风电系统动态特性的简化通用模型。该模型涵盖了风力机、传动链、发电机、全功率变流器及其控制策略等关键组成部分,重点突出系统在电网故障、风速波动等复杂工况下的动态响应能力,适用于风电并网电磁暂态分析、新型电力系统稳定性评估及高比例可再生能源接入场景的研究。模型设计兼顾准确性与仿真效率,便于研究人员快速搭建和调试,推动风电系统建模与控制技术的发展; 适合人群:具备一定电力系统理论基础和MATLAB/Simulink仿真能力,从事新能源发电、电力电子变换、风电并网控制及相关方向的研究生、科研人员及工程技术人员; 使用场景及目标:①开展风电系统在电网扰动下的电磁暂态仿真分析;②研究全功率变流器风电机组的动态行为与控制特性;③支撑新型电力系统中高渗透率风电接入的稳定性与电能质量评估,服务于学术研究、课程教学与工程项目前期仿真验证; 阅读建议:建议读者结合文中提供的模型结构与参数设置,在Simulink环境中动手复现并调试仿真模型,通过设置不同运行工况(如三相短路、低电压穿越、风速突变等)观察系统响应,深入理解全变流器风电机组的建模方法、控制逻辑与动态特性,进而拓展应用于更复杂的多机并网或综合能源系统仿真场景。
内容概要:本文探讨了Hash算法在芯片行业,特别是网络处理器(NPU)中的性能优化实践,聚焦于如何通过硬件流水线设计实现纳秒级高速哈希查找。文章分析了传统软件哈希方案在高带宽场景下的局限性,提出基于硬件描述语言或高层次综合(HLS)的设计方法,采用CRC32等硬件友好型哈希函数、并行多路哈希、流水线化解耦以及双端口存储结构等核心技术,实现低延迟、无阻塞的数据包处理。通过C++风格的HLS代码示例,展示了从算法选择到资源优化的完整硬件加速逻辑,并深入剖析了循环展开、位宽控制、内存映射和流水线调度等关键实现细节。最后展望了可编程交换机、P4语言支持及TCAM与哈希混合架构等未来发展方向。; 适合人群:具备数字电路基础、熟悉Verilog/SystemVerilog或HLS的芯片设计工程师,以及从事网络芯片、FPGA加速、高性能路由设备研发的技术人员(工作年限1-5年为宜);也适合对硬件加速算法感兴趣的研究人员。; 使用场景及目标:①掌握如何将哈希算法高效映射到硬件逻辑中以满足线速转发需求;②理解流水线设计、资源约束优化、读写冲突规避等在实际芯片项目中的应用;③为开发高性能网络处理器中的流表/路由表查找单元提供技术参考与实现范例。; 阅读建议:学习时应结合HLS工具(如Xilinx Vitis HLS)进行代码仿真与综合,重点关注#pragma指令对硬件结构的影响,并对比不同哈希算法在资源占用与时序表现上的差异,深入理解“空间换时间”的硬件优化本质。
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