Xilinx_IESD204B手册《pg066-jesd204》阅读（1）

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已于 2023-06-29 22:51:07 修改 · 2.7k 阅读

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于 2023-06-28 17:08:24 首次发布

JESD204B数据转换器标准提供比LVDS和CMOS接口更简单的布局和更少的引脚数。核心时钟与串行线速度相关，通常在1Gb/s到12.5Gb/s之间。SYSREF信号用于同步，必须与核心时钟同步生成。在Subclass1模式下，确定性延迟通过SYSREF和LMFC实现。AXI4-Lite接口独立于核心和参考时钟。文章还讨论了PHY芯片的16-bit数据通道和多帧时钟对齐的重要性。

与LVDS及CMOS接口相比，JESD204B数据转换器串行接口标准可提供一些显着的优势，比如更简单的布局以及更少的引脚数。

Clock

串行线速度在1Gb/s到12.5Gb/s,在大多数情况中串行线速度由连在核心接口的ADC/DAC决定。线速度直接与核心逻辑运行的时钟速率（核心时钟）有关。同时线速度也控制了接收器所需的参考时钟。

Core Clock——datapath是4-byte（32-bit）主时钟频率是线速度除以40.也就是说一个线的线速度是6.25Gbs，那么主时钟频率是156.25MHz。解释一下为什么除以40：JESD204内核使用32位(4字节)数据路径操作。核心逻辑的设备时钟以四分之一字节时钟速率运行。同时，在每个通道上线速度是以字节时钟速率的10倍运行。

AXI4-Lite Interface Clock——主板的控制和配置是通过AXI4-Lite。其时钟完全独立于core clock 和reference clock。

Reference clock——相关线速度和参考时钟可以在Vivado IDE中设置，同时vivado会给出配置好的接收器。