XilinxFPGA的工具软件（Vivado2018.3）操作使用流程（详细步骤）

目录

1、建立工程

2、编写Verilog代码

3、分析综合（Run Synthesis）

4、编写test bench代码

5、分析综合（Run Synthesis）（针对tb代码，有时候也会跳过tb代码的分析综合）

6、功能仿真（Run Behavioral Simulation）

7、布局布线（Run Implementation）（使用中经常省略跳过）

8、时序仿真（Run Post-Implementation Timing Simulation）（使用中经常省略跳过）

9、引脚分配（Layout / I/O Planning）

10、生成比特流（Generate Bitstream）

11、下载（Open Target / Auto Connect）

12、结束

----------------------------------------------------分--------------割-------------线--------------------------------------------------------------------

1、建立工程

（1）双击软件Vivado 2018.3，启动软件；

（2）选择Create Project，创建工程；

（3）在New Project界面，选next项，并给工程命名为decoder_3_8，选择工程存储路径（最好是不包含中文字符的路径），并勾选创建工程子目录选项；

（4）选则RTL Project项；

（5）在Add Sources和Add Constraints（optional）界面不做操作，直接next跳过；

（6）选择芯片为XC7A35TFGG，按照图示搜索芯片并选择；

（7）选择Finish，完成工程创建；

（8）工程建立完毕。

2、编写Verilog代码

（1）新建.v文件，在图示位置选择（两个功能一样，任选其一）；

（2）选择Add or create design sources项；

（3）选择Create File项；

（4）给Verilog文件起名decoder_3_8；

（5）选择Finish完成项；

（6）在弹出的Define Module对话框不做操作，选择OK；

（7）至此，完成了.v文件的创建；

（8）双击decoder_3_8文件，编写Verilog代码；