1. 项目概述：一块被遗忘的“网络基石”
在嵌入式网络发展的长河中，有那么一些芯片，它们可能没有出现在主流消费电子的聚光灯下，却实实在在地支撑起了无数工业设备、通信终端和早期信息系统的网络“神经末梢”。SMSC（后被Microchip收购）的LAN91C96i就是这样一颗芯片。当今天大家谈论嵌入式联网，动辄就是集成MAC+PHY的SoC，或者高性能的PCIe网卡时，回过头来剖析这颗经典的、独立的、非PCI接口的全双工以太网控制器，别有一番风味。它代表了一个时代的设计哲学：专芯专用、接口灵活、稳定可靠。对于从事工控设备维护、老旧系统升级，甚至是学习嵌入式网络协议栈底层驱动的开发者而言，深入理解LAN91C96i，就像是掌握了一把打开特定领域大门的钥匙。它不仅仅是一个过时的技术元件，更是一本生动的“硬件驱动教科书”，其设计思路对理解现代网络控制器仍有借鉴意义。本文将带你彻底拆解这颗芯片，从硬件设计到软件驱动，从寄存器操作到实战调试，还原一个完整、立体的非PCI以太网控制器开发全景。
2. 核心架构与功能特性深度解析
2.1 为何是“非PCI”与“单芯片”？
在LAN91C96i活跃的年代，PCI总线并非嵌入式系统的唯一甚至主流选择。许多基于MCU（微控制器）或低功耗CPU的系统，其外部总线可能是ISA、Parallel Local Bus（并行本地总线），或者像Motorola 68K系列、ColdFire系列使用的非复用地址/数据总线。 “非PCI” 这个定语，直接指明了这颗芯片的接口灵活性。它不依赖复杂的PCI配置空间和自动枚举机制，而是通过一组相对简单的并行总线接口与主机CPU直接相连，这大大降低了对主机系统的要求，使其能够适配从8位到32位的多种处理器架构。
而 “单芯片” 则意味着它在一颗芯片内集成了以太网控制器所需的两个核心部分：MAC（媒体访问控制层）和PHY（物理层）。MAC负责数据帧的组装/拆分、CRC校验、流量控制等链路层功能；PHY则负责曼彻斯特编码/解码、信号驱动、链路检测等物理层功能。这种集成度在当年是很大的优势，开发者无需再额外匹配一颗PHY芯片，简化了硬件设计，减少了布板面积和BOM成本。LAN91C96i支持10Mbps速率，并实现了全双工模式，这意味着它可以同时进行数据的发送和接收，有效提升了网络吞吐量，避免了半双工模式下的碰撞检测（CSMA/CD）开销，在当时属于先进特性。
2.2 核心功能模块拆解
要驱动好这颗芯片，必须对其内部模块了如指掌。我们可以将其核心功能划分为以下几个逻辑单元：
- 总线接口单元（BIU） ：这是芯片与外部CPU通信的桥梁。它负责解析CPU的读写周期，访问内部的寄存器组和缓冲区内存。其接口信号通常包括：地址线（A0-Axx）、数据线（D0-D15）、读/写选通、片选、中断输出等。理解这些信号的时序，是硬件设计和驱动初始化的第一步。
- MAC引擎 ：这是芯片的“大脑”。它严格遵循IEEE 802.3标准，处理所有数据链路层协议。发送时，它从主机获取数据，自动添加前导码、帧起始定界符（SFD）和帧校验序列（FCS）；接收时，它进行地址过滤（检查目标MAC地址是否为广播、组播或本机地址）、CRC校验，并将有效数据帧存入缓冲区。
- 集成PHY ：这是芯片的“喉咙和耳朵”。它通过一个标准的MII（媒体独立接口）或更简单的串行管理接口（通过MDC/MDIO引脚）与内部的MAC对话，但对外则直接提供模拟信号，通过脉冲变压器（Magnetics Module）连接到RJ-45接口。LAN91C96i的PHY支持10BASE-T标准，能自动协商（Auto-Negotiation）链路速度和双工模式，并具备链路状态指示功能。
- 片上SRAM缓冲区 ：这是芯片的“胃”。它是一块共享的内存区域，用于临时存放待发送和已接收的数据包。CPU和MAC引擎都通过特定的指针寄存器来访问这块缓冲区。缓冲区的管理策略（如环形队列）直接影响驱动程序的效率和复杂度。
- 寄存器组 ：这是芯片的“控制面板”。所有对芯片的控制、状态查询和缓冲区管理，都通过读写一系列映射到CPU地址空间的寄存器来完成。这些寄存器包括控制寄存器、状态寄存器、地址寄存器、指针寄存器等。熟练掌握寄存器定义是编写驱动的核心。
注意：LAN91C96i的寄存器访问有一个特点，它采用“寄存器窗口”机制。由于地址线有限（可能只有几位），无法直接寻址所有寄存器。因此，需要通过设置一个“指针”或“页面”寄存器，来切换当前可访问的寄存器组。这是驱动中一个关键且容易出错的细节。
3. 硬件设计要点与实战连接
3.1 典型系统连接框图
要将LAN91C96i集成到你的系统中，硬件连接是基础。一个典型的连接方案如下：
+-------------------+ +---------------------------+ +-------------------+
| 主CPU (e.g., MCU) | <-- 并行总线 --> | LAN91C96i | <-- 模拟信号 --> | 脉冲变压器 |
| (地址/数据/控制线)| | (A[0:x], D[0:15], CS#, | | (TX+, TX-, RX+, RX-)|
| | | RD#, WR#, INT#, RST#) | | |
+-------------------+ +---------------------------+ +-------------------+
|
v
+-------------------+
| RJ-45插座 |
+-------------------+
关键连接信号详解：
- 地址/数据总线 ：根据CPU位宽（8位或16位）连接。LAN91C96i通常支持8位和16位模式。在16位模式下，数据吞吐效率更高。需要查阅数据手册，确认芯片的字节序（Big-Endian/Little-Endian）是否与CPU匹配。
- 片选（CS#） ：由CPU的地址译码逻辑产生。需要为LAN91C96i分配一段连续的I/O地址空间或内存映射地址空间。
- 读/写选通（RD#, WR#） ：连接CPU对应的控制信号。注意时序要求，确保满足芯片数据手册中规定的最小建立和保持时间。
- 中断（INT#） ：这是一个开漏输出引脚，需要上拉电阻。当芯片收到数据包、发送完成或发生错误时，会拉低此引脚向CPU申请中断。驱动程序的效率很大程度上依赖于中断服务程序（ISR）的设计。
- 复位（RST#） ：系统上电或需要硬件复位时，应保证此引脚有足够时长（通常>100ms）的低电平脉冲。
- 网络接口 ：TX+/TX-和RX+/RX-是差分信号对，必须通过一个网络脉冲变压器（带中心抽头）连接到RJ-45插座。变压器提供了电气隔离、阻抗匹配和共模噪声抑制，是保证通信稳定性的关键，绝对不能省略。
3.2 硬件设计避坑指南
- 电源与去耦 ：模拟部分（AVDD）和数字部分（DVDD）的电源应尽可能分开，并在靠近芯片引脚处放置足够容量的去耦电容（如100nF陶瓷电容并联10uF钽电容）。这是抑制噪声、保证PHY工作稳定的基石。
- 时钟电路 ：LAN91C96i需要一个外部20MHz或25MHz的晶振（具体型号需查手册）为其提供精准时钟。晶振电路应尽量靠近芯片的X1/X2引脚，布局布线要简短，并用地线包围以减少干扰。
- 网络变压器选型 ：必须选择支持10BASE-T的变压器。注意变压器的匝数比和中心抽头电压（通常为3.3V或2.5V，需与芯片的VCCPHY匹配）。错误的变压器会导致链路无法建立或通信距离严重缩短。
- 布线要求 ：TX/RX差分走线应等长、等距，并保持完整的参考地平面。走线阻抗应尽量控制为100欧姆（差分）。避免靠近高频噪声源（如开关电源、时钟线）。
4. 底层驱动开发实战详解
理解了硬件，我们进入软件核心——驱动开发。我们将以16位数据总线、内存映射模式为例，分步解析。
4.1 寄存器映射与基础操作函数
首先，我们需要根据硬件连接，定义芯片的基地址，并抽象出寄存器读写函数。
/* 假设LAN91C96i被映射到CPU地址空间的0x30000000处 */
#define LAN91C96_BASE ((volatile uint16_t*)0x30000000)
/* 寄存器页面定义（示例，具体需查手册） */
#define PAGE_REG_OFFSET 0x0E /* 页面选择寄存器偏移 */
#define PAGE0 0
#define PAGE1 1
#define PAGE2 2
#define PAGE3 3
/* 基础读写函数 */
static inline uint16_t lan91c96_reg_read(uint8_t page, uint8_t reg_offset) {
/* 1. 切换到目标页面 */
*(LAN91C96_BASE + PAGE_REG_OFFSET) = page;
/* 2. 读取目标寄存器（假设寄存器偏移为字地址） */
return *(LAN91C96_BASE + reg_offset);
}
static inline void lan91c96_reg_write(uint8_t page, uint8_t reg_offset, uint16_t value) {
/* 1. 切换到目标页面 */
*(LAN91C96_BASE + PAGE_REG_OFFSET) = page;
/* 2. 写入目标寄存器 */
*(LAN91C96_BASE + reg_offset) = value;
}
提示：
volatile关键字至关重要，它告诉编译器不要优化对此地址的访问，因为其值可能被硬件异步改变。省略volatile是驱动调试中最隐蔽的bug之一。
4.2 初始化流程精讲
芯片上电后，必须经过正确的初始化才能工作。流程如下：
- 软件复位 ：向控制寄存器（通常在Page0）的特定位写入复位命令。等待一段时间（毫秒级）让芯片内部状态机复位完成。可以通过轮询某个状态位来确认复位结束，而不是简单延时。
- 配置总线接口 ：设置寄存器，告知芯片当前系统的总线宽度（8/16位）、等待状态、字节序模式。这一步必须与硬件设计严格对应。
- 配置MAC地址 ：将设备的6字节MAC地址写入Page1的地址寄存器（IA0-IA5）。MAC地址通常由系统提供或从EEPROM读取。
- 配置PHY ：通过MII管理接口（访问Page3的相关寄存器）或直接配置PHY控制寄存器，设置工作模式（如强制10M全双工或使能自动协商）、中断使能等。
- 配置接收过滤器 ：设置接收控制寄存器，决定接收哪些帧（例如：接收广播、接收目标地址匹配的帧、接收所有帧用于监听模式等）。
- 分配缓冲区 ：初始化芯片内部缓冲区管理相关的指针寄存器。例如，设置接收缓冲区起始地址、大小（以字节为单位）。LAN91C96i的缓冲区结构是驱动中最复杂的部分，需要仔细阅读数据手册中关于“Packet Page”内存组织的描述。
- 使能中断 ：在中断掩码寄存器中，使能你需要的中断源，如接收中断、发送完成中断。
- 启动收发 ：最后，设置命令寄存器中的“启动（Start）”或“使能收发（TXEN, RXEN）”位，让芯片开始监听网络和准备发送数据。
4.3 数据包发送与接收流程
这是驱动最核心的两个操作。
发送流程：
- 检查发送状态寄存器（TSR）或通过其他方式确认上一个包已发送完成，且发送缓冲区有空闲。
- 获取一个空闲的发送缓冲区（通过操作相关的指针寄存器）。
- 将待发送的以太网帧数据（包括目标MAC、源MAC、类型/长度、载荷、CRC由硬件添加）写入缓冲区。 注意长度对齐要求 ，有些芯片要求数据长度是字（2字节）或双字（4字节）对齐。
- 设置发送控制寄存器，指定数据包长度，并触发“发送”命令。
- 等待发送完成中断，或在轮询驱动中检查发送状态。发送完成后，回收缓冲区资源。
接收流程（通常在中断服务程序ISR中）：
- ISR被触发，读取中断状态寄存器，判断是接收中断。
- 读取接收状态寄存器（RSR），获取第一个待处理数据包的状态（长度、错误信息等）。
- 根据接收缓冲区指针，从芯片内存中读取整个数据包（包括接收状态字、长度、实际帧数据）。
- 关键步骤：更新接收指针 。读取完成后，必须按照芯片规定的操作（通常是向某个指针寄存器写入一个特定值），告知芯片该缓冲区已释放，可以用于接收新数据。忘记这一步是导致后续再也收不到包的常见原因。
- 将读取到的有效帧数据（去除状态头）提交给上层协议栈（如TCP/IP协议栈）。
- 检查是否还有更多待接收包（通过状态位），如果有，循环处理。
// 一个简化的接收中断服务例程伪代码
void LAN91C96_ISR(void) {
uint16_t int_status = lan91c96_reg_read(PAGE0, INT_STAT_REG);
if (int_status & RX_INT_MASK) {
do {
// 1. 读取当前包的状态/长度头
rx_header = read_packet_header();
// 2. 检查是否有错
if (!(rx_header.status & ERROR_BITS)) {
// 3. 根据长度读取数据
read_packet_data(rx_buffer, rx_header.length);
// 4. 提交给上层
netif_input(rx_buffer, rx_header.length);
}
// 5. ！！！关键：释放缓冲区，更新芯片指针
update_release_pointer();
// 6. 检查是否还有包
} while (check_more_packets_available());
}
// 处理其他中断（发送完成等）...
// 清除中断标志
lan91c96_reg_write(PAGE0, INT_STAT_REG, int_status);
}
5. 调试技巧与常见问题实录
驱动开发过程就是与各种问题斗争的过程。以下是我在实际项目中积累的一些经验。
5.1 硬件连接排查清单
当芯片完全无法通信时，首先怀疑硬件：
- 电源和复位 ：用示波器测量VCC和RST#引脚，确保上电时序正确，复位脉冲宽度足够。
- 时钟 ：测量晶振引脚是否有20/25MHz正弦波，幅度是否正常。
- 片选和读写 ：用逻辑分析仪或示波器抓取总线时序，确认CS#、RD#、WR#信号在访问期间有效，且时序满足数据手册要求。
- 网络链路 ：检查RJ-45接口的LED指示灯（如果连接了）。常亮表示链路激活，闪烁表示有数据活动。无任何灯光，检查变压器连接和PHY配置。
5.2 软件驱动调试心得
- 寄存器读写测试 ：在初始化前，先写一个简单的测试程序，循环写入再读取某个易变的寄存器（如某个计数器或状态寄存器），看读写值是否一致。这能最快验证CPU到芯片的通信通路是否正常。
- PHY链路状态 ：初始化后，反复读取PHY状态寄存器（通过MII），检查“链路建立（Link Up）”位是否置1。如果始终为0，检查网络电缆、对端设备、变压器以及PHY的配置（是否禁用了自动协商但强制了错误模式）。
- 发送环回测试 ：配置芯片进入内部环回模式（Loopback），即发送的数据直接被芯片自己接收。然后发送一个已知的数据包，在接收端查看是否能收到一模一样的数据。这是验证MAC层和驱动收发逻辑是否正确的有效方法。
- 中断不触发 ：检查中断引脚（INT#）的上拉电阻是否连接，在CPU端是否配置了正确的触发方式（边沿/电平）。在驱动中，确认已正确使能了芯片内部的中断源，并且没有在其他地方错误地清除了中断标志。
- 只能收不能发/只能发不能收 ：重点检查缓冲区管理逻辑。发送时是否正确地申请和释放了发送缓冲区？接收时是否正确地更新了释放指针？这是驱动中最容易出bug的地方。建议在关键指针操作前后打印日志，跟踪其变化。
5.3 性能优化要点
对于10Mbps网络，虽然带宽不高，但驱动效率仍会影响CPU负载和响应延迟。
- 中断合并 ：如果网络流量大，频繁的中断会消耗大量CPU资源。可以配置芯片在收到多个包（如4个）或等待一小段时间后再产生中断，以减少中断次数。
- 缓冲区大小调整 ：根据典型数据包大小调整接收缓冲区大小。太小会导致包被拆分，增加处理开销；太大则浪费内存。LAN91C96i的缓冲区总大小固定，需要在发送和接收缓冲区之间取得平衡。
- 零拷贝优化 ：在资源紧张的高级系统中，可以尝试让协议栈直接操作芯片缓冲区内的数据，避免一次内存拷贝。但这需要驱动和协议栈的紧密配合，且会增大代码复杂度。
6. 在现代项目中的定位与迁移思考
时至今日，全新设计中使用独立LAN91C96i的场景已经很少。但它依然有其价值：
- 维护与升级 ：大量存量工业设备、网络终端仍在使用这颗芯片。当需要为其更新软件、修复漏洞或适配新系统时，相关的驱动知识不可或缺。
- 教学价值 ：其寄存器级、缓冲区管理清晰可见，是学习以太网控制器原理、编写裸机或RTOS下网络驱动的绝佳范例。理解了它，再去看Linux内核中复杂的网络驱动框架，会更有底气。
- 特定需求 ：在一些极度成本敏感、接口特殊（非标准总线）或需要硬件级定制的场合，这类灵活的非PCI芯片仍有市场。
如果你正在设计新产品，面临从LAN91C96i迁移到现代方案的选择，路径是清晰的：
- 集成MAC的MCU/MPU ：这是主流选择。选择一款内置以太网MAC的微控制器或处理器，外接一颗PHY芯片（如DP83848、LAN8720）。这样，你只需编写PHY的配置代码，MAC驱动通常由芯片厂商或RTOS提供。
- 带集成PHY的芯片 ：更进一步，可以选择MAC+PHY都集成在内的芯片，如某些系列的STM32、ESP32等，连接一个变压器即可上网，硬件和软件都极大简化。
- PCIe/USB网卡 ：在x86或高性能ARM平台，直接使用标准接口的网卡，利用操作系统成熟的驱动，几乎无需关注底层。
迁移的关键在于，将原有驱动中与硬件紧密耦合的部分（寄存器操作、缓冲区管理）剥离，替换为对新硬件抽象层（HAL）或操作系统API的调用。而网络协议栈部分（如LwIP、TCP/IP）通常可以复用或平滑迁移。
回顾整个LAN91C96i的剖析过程，它更像是一次对嵌入式网络基础原理的深度重温。在“傻瓜式”集成方案大行其道的今天，亲手拨弄这些寄存器，管理那些内存指针，能让你对“数据如何从网线走到内存”产生最直观和深刻的理解。这种理解，是解决复杂网络问题、进行深度性能优化的根本。最后一个小建议：如果你手头有一块带有这颗芯片的旧板卡，别扔了，把它当成一个硬件实验平台，尝试在上面移植一个轻量级的TCP/IP协议栈（如LwIP），完成一次从物理层到应用层的完整贯通，这份经历会比阅读任何文档都来得珍贵。
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