systemverilog绿皮书随记（二）--过程语句和子程序

在SystemVerilog中，可以把class定义在program、module、package中，或者在这些块之外的任何地方。建议：使用SystemVerilog的包（package），将一组相关的类和类型定义捆绑在一起。

event e1,e2; initial begin $display("@%0t: 1:before trigger", $time); -> e1; @e2; $display("@%0t: 1:after trigger", $time); end initial begin ...

数字硬件建模SystemVerilog-跳转语句经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了，基本这一部分完成后就开始更新~跳转语句允许程序代码跳过一个或多个编程语句，SystemVerilog的jump语句是continue、break和disable。continue 和 break...

SV绿皮书笔记（九）暂时完结 1.覆盖率类型 2.功能覆盖率 3.覆盖组 4.覆盖组触发 5.数据采样 6.交叉覆盖率 7.通用的覆盖组 8.覆盖选项 9.在仿真过程中进行覆盖率统计

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SV绿皮书-第三章-过程语句和子程序 等级不够没法自定义标签，只能随便添了

SV从C和C++中引入了很多操作符和语句。1）在for循环中定义循环变量，它的作用范围仅限于循环内部；2）自动递增/减符“++”/“--”，既可以作前缀也可以作后缀，作前缀表示先执行后运算，作后缀表示先运算后执行；3）在begin或fork语句中使用标识符，也可以在相应的end或join语句中放相同的符号，使得首尾匹配；4）标识符也可以放在其他结束语句中，例如endmoudle、endtask、endfunction等。SV还为循环功能增加了两个新语句。

8.7 回调(callback) 当你的testbench写好后，如果想在一个task里面添点东西怎么办? 前面添点？后面添点? 你可以将该task定义为一个虚方法，然后在可能的扩展类中覆盖其行为。这样做的缺点是如果你想增加新的行为，可能需要在扩展类的新方法中重复原方法的所有代码。而且一旦对基类做了修改，需要将它传播到所有派生类中。那么有没有更好的办法？ 解决方法就是使用回调，在写testbench时，预留几个virtual的task在你想添程序的地方，这些virtual的task放在一个类里面去实现，我们

写在前面：类似c语言，多练习就好。 sv过程语句 与verilog相比，SV加入了与C/C++类似的自增自减操作符、continue、return等语句。 实例：自增自减操作符、for、while //systemverilog绿皮书 //例题3.1 新的过程语句和操作符 //仿真结果是45 module procedure(); //自增自减操作符 //i++和i--是先把值赋给下一语句，然后+1或-1 //++i和--i是先+1或-1，然后把值赋给下一语句 initial begin:ex.

过程语句和子程序。

在做设计验证机需要写很多的代码，其中大部分在任务和函数中使用。systemverilog在这方面增加了很多改进，使其更加接近C语言，从而使代码的编写变得更加容易，尤其是在处理参数的传递上。 在Systemverilog中，过程块和其方法通过域进行划分，分为硬件部分和软件部分，具体的内容如下图： 针对function参数类型设置考题如下： typedef struct{ b...

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不消耗仿真时间用function，消耗仿真时间，高效灵活用ref，保护原始数据用input/output/inout。

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任务、函数以及void函数 verilog中task（任务）可以有消耗时间的语句，比如#100的时延，function（函数）中不能带有@（posedge clock）、wait（ready）的阻塞语句，也不能调用task，function必须有返回值，且返回值必须被使用。 SV中允许函数调用任务，但只能在fork..........jon_none语句生成的线程调用。 function void print_state （.......）； $...

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