IC验证| Verilog语法详解之条件语句

Verilog 是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。

既是一种行为级（可用于电路的功能描述）描述语言又是一种结构性（可用于元器件及其之间的连接）描述语言。

今天就来给大家具体来讲一下Verilog基本语法之条件语句。

条件语句分为两种：if…else语句和case语句

它们都是顺序语句，应该放在“always”块内；

if…else
判定给出的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。
if…else语句有3中形式：

其中，表达式为逻辑表达式或关系表达式，或一位的变量
若表达的值为0或者z，则判定的结果为假，若为1，则加过为真
语句分为单句，也可分为多句；多句一定用“begin…end”语句括起来，形成一个符合块语句

方式1：
if （表达式） 语句1；

方式2：
if（表达式） 语句1；
else 语句2；

方式3：
if（表达式1） 语句1；
else if（表达式2） 语句2；
…
else if（表达式n） 语句n；

允许一定形式的表达式简写方式，如：
if（expression） 等同于if（expression ==1）
if（！expression） 等同于if（expression！=1）
if 语句可以嵌套

若if和else的数目不一样，要使用“begin…end”语句来确定if于else的配对关系。

嵌套语句：

if（表达式1）
if（表达式2）语句1；
else 语句2；
else
if（表达式3） 语句3；
else 语句4；