GHz奈奎斯特ADC

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#信息与通信 #信号处理

模数转换器概述

在数字时代的重要性：现实世界多为模拟量，ADC 作为模拟与数字世界间的关键桥梁，其性能对电子设备至关重要。在众多应用如通信、医疗、消费电子等领域，ADC 的性能往往决定了整个系统的性能。不同应用对 ADC 的速度、带宽、分辨率、精度、功耗等指标有不同要求，推动了 ADC 技术的不断发展。
面临的挑战
- 核心及外设挑战：ADC 核心包含模拟和数字模块，需平衡各模块精度、速度与功率，优化架构并校准非理想因素，同时高性能转换器采用的时间交织技术及前端信号调理模块也增加了设计难度。
- 深亚微米 CMOS 工艺的影响：工艺进步带来集成度提升，但也导致模拟电路电源电压降低、阈值电压变化、模拟性能受限等问题，同时也带来了如晶体管速度提升、电容和开关性能改善等机遇，设计中需权衡利弊。

ADC 的基本原理与性能限制

基本转换原理
- 采样：通过狄拉克脉冲序列将连续时间信号转换为离散时间信号，采样定理规定了采样率与信号带宽的关系，以避免混叠，实际应用中需考虑抗混叠滤波器的设计及采样时钟和输入信号的抖动。
- 量化：将采样后的信号离散化到有限个量化电平，量化过程引入量化误差，其大小与量化步长有关，在一定条件下可近似为均匀分布的噪声，影响信号的信噪比（SNR）。
性能评估指标
- 静态指标：包括积分非线性（INL）和微分非线性（DNL），反映 ADC 实际传输特性与理想特性的偏差，影响输出信号的失真度。
- 动态指标：如信噪比（SNR）、信号与噪声加失真比（SNDR）、无杂散动态范围（SFDR）、总谐波失真（THD）等，用于衡量 ADC 在频域的性能，体现其对信号的精确转换能力和频谱纯度。有效位数（ENOB）则是综合考虑各种误差后的实际精度指标。
精度 - 速度 - 功率限制因素
- 电路层面：采样器噪声、量化器噪声、量化器亚稳态、孔径抖动等误差源限制了 ADC 性能，各自在不同条件下主导精度退化，最终物理层面受海森堡不确定性原理限制。
- 技术层面：工艺参数如电源电压、阈值电压、最小电容等影响各架构的性能极限，不同工艺节点下，ADC 的性能表现和优化方向有所不同。

高效 GHz 范围 ADC 的架构分析

主要架构比较
- Flash 架构：并行比较实现高速转换，但分辨率受限且功耗随分辨率指数增长，电阻梯形网络存在诸多挑战，如电容负载、噪声、失调等问题。
- SAR 架构：基于二进制搜索算法，通过逐次逼近实现转换，硬件需求少，但速度受限于位串行操作，不过其效率较高且具有一定的可扩展性，电容型数模转换器（CDAC）的切换方案对其性能影响较大。
- Pipeline 架构：多级级联结构实现高分辨率和高速度，但对模拟组件要求高，如精确的 residue 放大器，其功耗主要集中在放大器和子 ADC 部分，缩放能力相对较弱。
- Pipelined - SAR 架构：结合 SAR 和 Pipeline 的优点，通过级联多个低分辨率 SAR 并在级间使用 residue 放大器，提高了速度和分辨率，在中高分辨率范围内表现出较高的效率和潜力。
时间交织技术
- 原理与优势：通过并行运行多个子 ADC 并交错采样，可突破单个 ADC 的速度限制，提高采样率，但会引入交织误差，如偏移、增益、定时和带宽不匹配等。
- 交织器架构比较：直接交织器结构简单、效率高，适用于通道数较少时；解复用交织器可减少定时 / 带宽失配，但前端采样器电阻增加；重采样交织器能隐藏总电容、提高带宽，但会增加噪声和功耗。不同架构在带宽和采样精度方面各有优劣，需根据具体设计需求选择。

高速比较器设计

动态再生比较器的重要性：比较器在高速 ADC 中起着关键作用，其速度、噪声、功耗等性能直接影响 ADC 的整体性能，是决定 ADC 采样率和精度的重要因素之一。
现有拓扑结构分析
- 单级强 ARM 比较器（SAC）：具有高速、轨到轨输出和高功率效率等优点，但单电流路径限制了延迟优化，对电源电压和共模电压敏感，且器件堆叠增加了在低电源电压下工作的难度。
- 两级双尾锁存比较器（DTC）：通过拆分输入和锁存阶段，降低了对电源电压的要求，减少了共模电压的影响，但缺乏级联放大，且预放大器中缺少共源共栅器件，影响了增益和噪声性能。
提出的三阶段三锁存前馈比较器（TLFF）
- 电路结构与工作原理：采用三级放大器和锁存器结构，通过并行直接 / 前馈路径实现高增益，同时降低了堆叠高度，允许在较低电源电压下工作，且各阶段可独立优化，提高了整体性能。
- 性能优势：与 SAC 和 DTC 相比，TLFF 在延迟、共模电压范围、电源电压适应性等方面表现出色，能在更宽的输入范围内实现快速准确的比较，同时保持较低的输入参考噪声，数据速率高达 13.5 Gb/s，误码率低于 10⁻¹²，在超高速混合信号系统中具有显著优势。