硬件架构的艺术(The Art of Hardware Architecture)之亚稳态

最新推荐文章于 2026-07-02 18:23:42 发布

原创

最新推荐文章于 2026-07-02 18:23:42 发布 · 1.3k 阅读

本文探讨了异步系统中亚稳态的定义、机率及其原因，重点讲解了同步器、异步复位同步释放机制如何降低亚稳态风险，并比较了同步复位与异步复位的优缺点。解决策略包括优化时钟设计、使用同步器和正确处理复位时序。

亚稳态的定义

图1.亚稳态窗口
在异步系统中，由于数据与时钟的关系不固定，当违背了触发器特定的建立和保持时间（即在亚稳态窗口，输入信号并没有保持稳定），那么触发器的输出将是未知的（输出在高低电平之间波动）。这种有害的状态的传播就是亚稳态。亚稳态产生之后，触发器会产生毛刺，或者暂时保持在不稳定状态而且需要较长的时间才能回到稳定状态（这种稳定状态是随机的，与触发器的输入信号无关。https://zhuanlan.zhihu.com/p/129889943）
图2.亚稳态的时序参数

发生亚稳态的机率

图3.亚稳态的恢复时间
Tr=Tco+Tmet
来源：https://blog.csdn.net/qq_26652069/article/details/99709766
MBTF是触发器故障率的倒数，是触发器发生亚稳态错误的时间间隔，平均无误差时间，MTBF越大，表示触发器越难出现亚稳态
单级同步器的MTBF
两级同步器的MBTF
1、第一级触发器发生亚稳态后，那么第二级触发器不一定就会发生亚稳态，而是有一定的机率。这个机率与Tmet or Tr相关
2、时钟频率越大，时钟周期越短，触发器建立时间的裕量会越少，发生亚稳态的概率越大。

容易发生亚稳态的几种情况

常见的解决办法

第一类：在同步系统电路里面，可以说就是组合逻辑路径上的延迟大等原因而造成违反寄存器的时序要求。
这一类的解决方式比较好解决，一般较少路径延迟即可，而这种在同步系统电路里面其亚稳态的产生是比较小概率的，只要不违反时序，保证电路余量即可。
第二类：在多时钟跨时域的系统电路里面，因为发送域寄存器时钟与接收域寄存器时钟的时钟相位移不确定，而导致发送域数据有可能随时到达接收域寄存器(随时到达而不满足寄存器的Tsu跟Th)，所以会导致寄存器产生亚稳态。
这一类的解决方式有多种方法，例如总线传输，异步FIFO传输等方式，这里不做详细描述，在后面的博文将再做详细介绍。
第三类：异步复位而导致系统电路产生亚稳态。因为异步复位信号有可能随时复

标签

#硬件架构