如何在 Zynq PS 端使用 wiz_clk 动态配置：

首先，您需要在 Vivado 中创建一个包含 wiz_clk 的设计。这通常包括：

Zynq Processing System (PS)

Clocking Wizard (wiz_clk)

AXI Interconnect（如果需要访问 PL 中的其他 IP）

配置 Clocking Wizard (wiz_clk) 以根据您的硬件需求生成所需的时钟。

在 Vivado 中生成 Bitstream，并导出硬件描述文件（例如，用于 PetaLinux 的 .hdf 文件）。

使用 PetaLinux 创建一个项目，并使用导出的硬件描述文件。

在 PetaLinux 项目中的设备树文件（system-user.dtsi）中，确保已添加 Clocking Wizard 的节点：

Copy

&clk_wiz_0 {

    status = "okay";

};

编译并部署 PetaLinux 镜像到 Zynq 设备。

在 PetaLinux 中，编写一个 C 程序（例如 clock_config.c），以动态配置 wiz_clk。

// Constants for Zynq-7020 PLL hardware parameters // Reference: Xilinx Zynq-7000 SoC Technical Reference Manual (UG585)

#define MIN_VCO_FREQ 600.0

// Minimum VCO frequency in MHz

#define MAX_VCO_FREQ 1200.0

// Maximum VCO frequency in MHz

#defi