通过外部电路，产生一个系统时钟27MHz
该时钟可以引入任何FPGA的任何一个引脚，这里随便引入一个，
在内部，可以利用定时器延时来分频。这里暂时先不分频，直接输出27MHz
然后通过硬件仿真观察：
很明显，有毛刺，这个将会使工程无法正常运行。
PLL 锁相环，FPGA固定引脚才可以使用
这里要查阅器件说明说，我这里找到D29,D30,T29,T30,T31,T32
接着，将外部时钟输入这几个引脚的任何一个
新建IP核： PLL
设置输出依旧与输入相同，硬件仿真结果如下：
总上，PLL必须使用
扫一扫
评论
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
查看更多评论
添加红包
