UVM补充（寄存器模型register model相关）

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基本环境

my_top

my_test/my_if/my_DUT

my_env

my_agent1/my_agent2.../my_predictor/my_scoreboard/vseq/vsqr

my_driver/my_monitor/my_sequencer

my_sequence

my_sequence_item

vsqr可以理解为一个sequencer中心化的路由器；

vseq可以理解为所有sequence的调度器；

激励在sequence/sequence_item中完成基础约束；在例化时，完成完整的约束（具体的过程可以在vseq中写好，在my_test中例化时仅需要几个控制变量，利用这几个控制变量完成完整的约束）

例如需要一个长包/短包/错包都可以在vseq中事先约束好，然后通过一个控制变量pkg_type[1:0]来控制；

在vseq中还可以完成各个sequence的调度，例如一个模块前后都会给激励，此时可以通过fork_join等操作，同时驱动两个激励到各自的vsqr.sqr（这里vsqr.sqr会跟各个agent中的sqr连接），由sqr再给到drvier，各自driver会根据各自的时序驱动到DUT；（当然也可以在vseq这边完成时序匹配，这样driver那边不需要做）

field_automation

print()/compare()/pack()/unpack()

config机制

使用专门的类来组织config变量，完成各种参数配置

可以通过设置pkt_num给到sequence和driver保证激励数量一致（已经被raise_objection和drop_objection替代）

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UVM——RAL模型基础之一（相关层次、设计流程）
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【从零开始学习 UVM】11.2、UVM Register Layer —— UVM Register Model（RAL，Register Abstraction Layer，寄存器抽象层）概述
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ral model 中涉及到不同的map,这边给一些例子~~ class my_regmodel extends uvm_reg_block; ... uvm_reg_mapcpu_map; uvm_reg_mapgpu_map; ... cpu_map= create_map("cpu_map", 'h0, 2, UVM_LITTLE_ENDIAN); cpu_m...
UVM寄存器模型
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1.create_map 在uvm_reg_block中包含了create_map函数，用于创建一个address map.创建的时候会指定一个名字；base_addr是此map的基地址，所有的寄存器、memories 和sub_block都受到此基地址控制;n_bytes指当前map使用的数据宽度；endian设置大小端；byte_addresssing(??) ...
UVM学习笔记（五）寄存器
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UVM学习笔记
UVM中的寄存器模型
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寄存器模型简介 1. 通常来说，DUT中会有一组控制端口，通过控制端口，可以配置DUT中的寄存器，DUT可以根据寄存器的值来改变其行为。这组控制端口就是寄存器配置总线。 在没有寄存器模型之前，只能启动sequence通过前门（FRONTDOOR）访问的方式来读取寄存器，局限较大，在 scoreboard（或者其他component）中难以控制。而有了寄存器模型之后，scoreboard只与寄存器模型打交道，无论是发送读的指令还是获取读操作的返回值，都可以由寄存器模型完成。有了寄存器模型后，可以在任何耗费时间
[UVM RAL]
weixin_49977631的博客
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uvm ral
【UVM】 -- 对寄存器建模的方法RAL（Register Abstraction Layer,寄存器抽象层）
小邦是名小ICer的博客
11-29 1091
的时候，寄存器会根据寄存器名称产生uvm_reg_item的事务对象，产生的名字会根据寄存器名称reg_name自动生成，接着将对象类型转换为uvm_reg_bus_op类型对象，并将该对象传入转换器中，然后转换为sequencer可以接收的事务类型（用户自定义类型），sequencer将数据发给driver,进而操作DUT，操作的结果会在寄存器模型中体现，如读出的值会返回给寄存器模型，这里的整个过程由寄存器模型实现，需要消耗仿真时间。scoreboard就可以通过寄存器模型来访问DUT中的寄存器。
uvm_reg_sequence——寄存器模型（六）
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寄存器模型 uvm_reg_sequence是UVM自带所有register sequence 的基类。 该类包含model, adapter, reg_seqr(uvm_sequencer). 感觉寄存器模型是个小的UVM系统。有自己uvm_reg_item, uvm_reg_sequence，reg_seqr, uvm_reg_adapter 是用来将寄存器的transaction 和 ph...
【数字IC前端】UVM寄存器模型专题
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寄存器模型
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bus2reg:自定义类转换为uvm_reg_bus_op类型的事务对象，转换后的事务对象被寄存器模型分析，更新寄存器模型中相关寄存器的值。当中，作为平台组件的一部分，这样scoreboard可以通过寄存器模型提供的API间接访问DUT的寄存器和存储器模型，这样。uvm_reg_block基类扩展：包含两个寄存器和一个存储器，并进行了映射，这些地址为以后的操作提供了信息。，访问的结果也由寄存器模型返回，可以使用read、write读取或者向寄存器中写入值。寄存器模型是寄存器的存储器和寄存器的镜像。
[uvm] 寄存器模型reg_rm read/write
oldmoney
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class case0_cfg_vseq extends uvm_sequence; //在sequence中使用 `uvm_object_utils(case0_cfg_vseq) `uvm_declare_p_sequencer(my_vsqr) function new(string name= "case0_cfg_vseq"); super.new(name); endfunction virtual task read_reg(inp
Using Register Abstraction Layer Classes（三）--Packaging a Register Model
qq_31019565的博客
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转载请标明出处： 原文发布于：浅尝辄止，未尝不可的博客 https://blog.csdn.net/qq_31019565 Using Register Abstraction Layer Classes（三）–Packaging a Register Model Packaging a Register Model RAL generator 可以自由的将生成的各种代码进行打包，这样对仿真和...
UVM First Steps with UVM - Register Layer
踩坑记录
04-19 517
学习目标： UVM 寄存器序列 my_reg_seq 通过 UVM 寄存器块 my_reg_model 写入和读取 DUT 中的寄存器 r0 和 r1 design.sv //---------------------------------------------------------------------- // Copyright (c) 2011-2012 by Doulos Ltd. // // Licensed under the Apache License, Version 2.0
11-5 register sequence_api reg相关API函数使用
m0_57945974的博客
02-07 900
本文是**“最小但完整”的APB-UVM寄存器验证范本**，涵盖从RTL设计到UVM环境搭建的全流程，聚焦“寄存器抽象”“混合访问”“场景化验证”三大核心，适合IC验证入门者快速掌握寄存器验证的底层逻辑与最佳实践。抽象与解耦：通过UVM寄存器模型，将“硬件寄存器”抽象为“软件对象”，测试用例无需关注APB协议细节；混合访问：前门（总线）与后门（信号）互补，前门验证协议合规性，后门提升测试效率；场景化覆盖：针对控制寄存器（CTL）设计专门序列，覆盖“触发→更新→比对”的完整路径；可扩展性：通过。
推荐一款好用的IC设计中生成register model的工具
XtremeDV
10-18 3510
无意中发现一个开源的工具，使用systemRDL文件作为输入，可以生成寄存器相关的RTL module，UVM中使用的regmodel，C和verilog的头文件(包含寄存器某个字段的偏移以及mask bits)，以及html的文档。资源如下： https://github.com/zhajio1988/Open_RegModel 生成的html文档示例如下： https://systemr...
11-6 register vertica_reuse 垂直复用
m0_57945974的博客
02-08 643
模型（Model）：层次化的寄存器类（如适配器（Adapter）：转换寄存器操作到物理总线（如将write转为APB事务）；预测器（Predictor）：自动同步模型与DUT值（此处用替代独立预测器）。核心价值：本方案通过分层设计和参数化复用，将系统级验证周期从“块级周期×N”缩短到“块级周期×1.3”（N为子模块数量），大幅提升验证效率。工业实践建议地址管理：用宏定义统一地址偏移（如），避免硬编码；错误隔离：为每个子序列添加独立的objection，确保单个子序列失败不影响整体；总线监控。
芯片验证(CV,Chip Validation)、芯片测试(SLT/BLT)
Edward2022的博客
12-03 2385
芯片领域：芯片验证 (CV，Chips Validation)
嵌入式IP生态自动化：基于XML的IP规范与文档生成实践
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weixin_33754065的博客
06-25 360
在嵌入式系统开发中，IP（知识产权）模块的规范文档是驱动开发、验证和集成的核心依据。传统基于Word或PDF的手动文档管理方式，常面临版本混乱、格式不一和更新滞后等挑战。为解决这一问题，业界逐渐采用结构化数据描述技术，将文档内容转化为机器可读的格式。XML（可扩展标记语言）因其强大的结构化描述能力、机器可读性以及与样式分离的特性，成为IP规范描述的理想载体。通过定义自定义的XML Schema（如博世的RB-Spec-XML），可以精确描述IP的寄存器映射、接口定义、功能描述等多维信息。其技术价值在于实现了
【UVM】寄存器模型
加油小狗的博客
02-10 2564
从uvm_reg派生一个寄存器类：声明build函数，并在其实例化uvm_reg_field类；build函数负责所有uvm_reg_field的实例化调用configure函数，配置上述域参数一，是此域的父辈，也就是此域位于哪个寄存器中，即是 this；参数二，是此域的宽度；参数三，是此域的最低位在整个寄存器的位置，从0开始计数；参数四，表示此字段的存取方式，共支持25种；参数五，表示是否是易失的（volatile），这个参数一般不会使用；
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