计算机组成原理论述题复习整理

 计组的东西又多又复杂，此处是我自己整理的关于计算机组成原理的论述题，供大家参考~

1．计算机系统结构的定义

计算机体系结构就是程序员所看到的计算机的基本属性，即概念性结构与功能特性。（指令系统、数据类型、寻址技术、I/O机理）

例如：有无乘法指令

2．计算机组成的定义

计算机组成是指实现体系结构功能特性的操作部件及其内在联系，包括机器内部的数据流和控制流的组成以及逻辑设计等。

例如：如何实现乘法指令

3．计算机实现的定义 Þ

计算机系统结构是指计算机系统的软件与硬件之间的接口

计算机组成是指计算机系统结构的逻辑实现

计算机实现是指计算机组成的物理实现。

1. 什么是计算机系统？说明计算机系统的层次结构？

计算机系统是有硬件系统和软件系统构成。

从计算机系统的层次结构来看，它通常可以有5个以上的层次，在每一个层次上都能进行程序设计。从下到上依次为1.微程序机器级，微指令由硬件直接执行；2.传统机器级，用微程序解释机器指令；3.操作系统级，一般用机器语言程序解释作业控制语句；4.汇编语言机器级，由汇编程序支持和执行；5.高级语言级，采用高级语言，有各种高级语言编译程序支持和执行。还可以有6.应用语言机器级，采用各种面向问题的应用语言。

2.如何理解计算机组成和计算机体系结构？

计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，如指令系统、数据类型、寻址技术组成及I/O机理等。计算机组成是指如何实现计算机体系结构所体现的属性，包含对程序员透明的硬件细节，如组成计算机系统的各个功能部件的结构和功能，及相互连接方法等。

3.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？

总线判优控制解决多个部件同时申请总线时的使用权分配问题；（2分）

常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；

特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。（各2分）

4.试比较同步通信和异步通信

同步通信：指由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合。

异步通信：指没有统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。

1. 冯诺依曼计算机的特点

1. 计算机由存储器，运算器，控制器，输入设备，输出设备五大部件组成
2. 指令和数据以同等地位存放于存储器中，可以按地址寻访
3. 指令与数据均以二进制表示
4. 指令由操作码和地址码组成，操作码表示操作的性质，地址码用来指出操作数在存储器中的位置
5. 指令在存储器中按顺序存放
6. 以运算器为核心

1. MIPS 百万条指令每秒

  FLOPS 浮点运算次数每秒

  CPI   执行一条指令所需的时钟周期

  MQ乘商寄存器

  X操作数寄存器

1. 机器字长：CPU一次能够处理数据的位数

   存储字长：一个存储单元存储二进制代码的位数

指令字长：一个指令字中包含二进制代码的总位数

1. 总线传输周期的四个阶段：

   申请分配阶段，寻址阶段，数据传输阶段，结束阶段

1. 计算机硬件的主要技术指标有机器字长，存储容量，运算速度
2. 存储单元是存放一个存储字的所有存储元集合
3. 存储字是存放在一个存储单元的二进制代码组合
4. 计算机将存储，算术逻辑运算和控制三部分合称为主机，再加上输入系统，输出系统就构成了计算机硬件系统
5. 系统程序是用来对整个计算机系统进行调度、管理、监控及服务的各种软件
6. 应用程序是用户在各自的系统中开发和应用的各种程序

主存、辅存、Cache、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。

主存 主存储器 用于存放正在执行的程序和数据，cpu可以直接进行随机读写，访存速度较高

辅存 辅助存储器 用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息

Cache 高速缓冲寄存器，位于主存和CPU之间，用于解决主存和CPU之间速度不匹配问题

SRAM 静态随机存储器，由触发器构成，易失性存储器

DRAM 动态随机储存器，由电容构成

ROM 掩膜型只读存储器

PROM可编程存储器

EPROM 可擦除可编程存储器

EEPROM用电可擦除可编程存储器

CDROM只读型光盘

Flash Memory闪存，读快写慢

比较SRAM和DRAM 集成度，封装尺寸，功耗，价格，速度，刷新，存储原理

(1)集成度： 在同样的大小的芯片中，动态RAM的集成度远高于静态RAM；

(2)封装尺寸： 动态RAM行、列地址按先后顺序输送，减少了芯片引脚，封装尺寸也减少；

(3)功耗： 动态RAM的功耗仅为静态RAM的1/6；

(4)价格： 动态RAM的价格仅为静态RAM的1/4。因此，随着动态RAM容量不断扩大，速度不断提高，它被广泛应用于计算机的主存；

(5)速度： 动态RAM使用电容，因此它的速度比静态RAM低；

(6)刷新： 动态RAM需要再生，故需配置再生电路，也需要消耗一部分功率。通常，容量不大的高速存储器大多用静态RAM实现。

(7)存储原理：DRAM用电容， SRAM用触发器存储信息。

试比较缓存-主存和主存-辅存两个层次的相同点和不同点

提高访存速度可采取三种措施：

（1）采用高速器件。即采用存储周期短的芯片，可提高访存速度。

（2）采用Cache。CPU最近要使用的信息先调入Cache，而Cache的速度比主存快得多，这样CPU每次只需从Cache中读写信息，从而缩短访存时间，提高访存速度。

（3）调整主存结构。如采用单体多字或采用多体结构存储器。

CPU与I/O之间传递信息常采用三种联络方式：

直接控制（立即响应）、 同步、异步。 适用场合分别为：

直接控制适用于结构极简单、速度极慢的I/O设备，CPU直接控制外设处于某种状态而无须联络信号。

同步方式采用统一的时标进行联络，适用于CPU与I/O速度差不大，近距离传送的场合。

异步方式采用应答机制进行联络，适用于CPU与I/O速度差较大、远距离传送的场合。

I/O设备与主机交换信息时，共有哪几种控制方式，简述他们的特点。

（1）程序查询方式。其特点是主机与I/O串行工作。CPU启动I/O后，时刻查询I/O是否准备好，若设备准备就绪，CPU便转入处理I/O与主机间传送信息的程序。若设备没有准备就绪，则CPU反复查询，“踏步”等待直到I/O准备就绪为止。可见这种方式CPU的效率很低。

(2)程序中断方式。其特点是主机与I/O并行工作。CPU启动I/O后，不必时刻查询I/O是否准备好，而是继续执行程序。当I/O准备就绪时，I/O外设向CPU发中断请求信号，CPU在适当的时候响应I/O的中断请求，暂停现行程序而去执行I/O服务程序。这种方式消除了“踏步”现象，提高了CPU效率。

(3)DMA方式。其特点是主机与I/O并行工作，主存与I/O之间有一条直接的数据通路。CPU启动I/O后，不必查询I/O是否准备好，当I/O准备就绪后，发出DMA请求，此时CPU不直接参与I/O与主存之间的信息交换，只是把系统总线的使用权交给DMA，仍然可以完成自身内部的操作（如加法、移位等），故不必中断现行程序，只需暂停一个存取周期访存（即周期挪用），CPU的效率更高。

(4)通道方式。通道是一个具有特殊功能的处理器，CPU把部分权力下放给通道，由它实现对外围设备的统一管理和控制外围设备与主存之间的数据交换，大大提高CPU的效率，但是它以花费更多的硬件为代价。

(5)I/O处理机方式。它是通道方式的进一步发展，CPU将I/O操作及外围设备的管理权全部交给I/O处理机，其实质是多机系统，因而效率有更大的提高。

简述I/O接口的功能和基本组成。

功能总结：

(1)选址功能。接口根据总线上发送来的设备码与本接口的设备码比较，如果相符，发出设备选中信号SEL，从而选定该设备。此功能通过接口内的设备选择电路来实现。

(2)传送命令功能。接收来自CPU的命令，并要求I/O设备做出相应。通过接口电路中的命令寄存器以及命令译码器来实现。

(3)传送数据功能。接口中设有数据缓冲器，用来暂存I/O设备与主机间交换的信息。

(4)反映I/O设备的状态。使CPU能及时了解各I/O设备的工作状态，接口内设置一些触发器。

基本组成：

(1)数据缓冲寄存器DBR

(2)设备选择电路

(3)设备状态标记

(4)命令寄存器和命令译码器。

(5)控制逻辑电路。

结合程序查询方式的接口电路，说明其工作过程。

图见P191，图5.35

(1)当CPU通过I/O指令启动输入设备时，指令的设备码字段通过地址线送至设备选择电路。

(2)若该接口的设备码与地址线上的代码吻合，其输出SEL有效。

(3)I/O指令的启动命令经过“与非门”将工作触发器B置1，将完成触发器D置0.

(4)由B触发器启动设备工作。

(5)输入设备将数据送至数据缓冲寄存器。

(6)由设备发设备工作结束信号，将触发器D置1，触发器B置0，表示外设准备就绪。

(7)D触发器以“准备就绪”状态通知CPU，表示数据缓冲区满。

(8)CPU执行输入命令，将数据缓冲寄存器中的数据送至CPU的通用寄存器，再存入主存相关单元。

调用中断服务程序和调用子程序有何区别？

（1）中断服务程序与中断时CPU正在运行的程序是相互独立的，它们之间没有确定的关系。子程序调用时转入的子程序与CPU正在执行的程序段是同一程序的两部分。

（2）除了软中断，通常中断产生都是随机的，而子程序调用是由CALL指令引起的。

（3）中断服务程序的入口地址可以通过硬件向量法产生向量地址，再由向量地址找到入口地址。子程序调用的入口地址是由CALL指令中的地址码给出。

（4）调用中断服务程序和子程序都需要保护断点，前者由中断隐指令完成，后者由CALL指令本身完成。

（5）处理中断服务程序时，对多个同时发生的中断需要进行裁决，而调用子程序一般没有这种操作。

（6）在中断服务程序和所调用的子程序中都有保护寄存器内容的操作。

结合DMA接口电路图，以输入为例，说明传送过程

 DMA接口电路如图5.47，P204所示。DMA完整的工作过程包括预处理、数据传送和后处理3个阶段，这里结合接口电路图，以输入为例，说明传送过程如下：

(1)当设备准备好一个字时，发出选通信号，将该字读写到DMA的数据缓冲寄存器（BR）中，表示数据缓冲寄存器为满。

(2)与此同时设备向DMA接口发请求（DREQ）。

（3）DMA接口向CPU申请总线控制权（HRQ）

(4)CPU发出HLDA信号，表示允许将总线控制权交给DMA接口。

(5)将DMA主存地址寄存器中的主存地址送地址总线，并命令存储器写。

(6)通知设备已被授予一个DMA周期（DACK），并为交换下一个字做准备。

(7)将DMA数据缓冲寄存器的内容送数据总线。

(8)主存将数据总线上的信息写至地址总线指定的存储单元中。

(9)修改主存地址和字计数值。

（10）判断数据块是否传送结束，若未接收，则继续传送，若已结束，则向CPU发送中断请求，标志数据块传送结束。

DMA接口的功能

1. 向CPU申请DMA传送
2. 在CPU允许DMA工作时，处理总线控制权的转交，避免因进入DMA工作而影响CPU正常活动或者引起总线竞争
3. 在DMA期间管理系统总线，控制数据传送
4. 确定数据传送的起始地址和数据长度，修正数据传输中的数据地址和数据长度
5. 在数据块传送结束时，给出DMA操作完成的信号

试从下面七个方面比较程序查询、程序中断和DMA三种方式的综合性能。

（1）数据传送依赖软件还是硬件。

（2）传送数据的基本单位。

（3）并行性。

（4）主动性。

（5）传输速度。

（6）经济性。

（7）应用对象。

解：比较如下：

（1）程序查询、程序中断方式的数据传送主要依赖软件，DMA主要依赖硬件。 （注意：这里指主要的趋势）

（2）程序查询、程序中断传送数据的基本单位为字或字节，DMA为数据块。

（3）程序查询方式传送时，CPU与I/O设备串行工作；程序中断方式时，CPU与I/O设备并行工作，现行程序与I/O传送串行进行；DMA方式时，CPU与I/O设备并行工作，现行程序与I/O传送并行进行。

（4）程序查询方式时，CPU主动查询I/O设备状态；程序中断及DMA方式时，CPU被动接受I/O中断请求或DMA请求。

（5）程序中断方式由于软件额外开销时间比较大，因此传输速度最慢；程序查询方式软件额外开销时间基本没有，因此传输速度比中断快；DMA方式基本由硬件实现传送，因此速度最快；

注意：程序中断方式虽然CPU运行效率比程序查询高，但传输速度却比程序查询慢。

（6）程序查询接口硬件结构最简单，因此最经济；程序中断接口硬件结构稍微复杂一些，因此较经济；DMA控制器硬件结构最复杂，因此成本最高；

（7）程序中断方式适用于中、低速设备的I/O交换；程序查询方式适用于中、低速实时处理过程；DMA方式适用于高速设备的I/O交换；

CPU 内有32 个32 位的通用寄存器，设计一种能容纳64 种操作的指令系统。假设指令字长等于机器字长，试回答以下问题。

(1) 如果主存可直接或间接寻址，采用寄存器－存储器型指令，能直接寻址的最大存储空间是多少？画出指令格式并说明各字段的含义。

(2) 在满足(1) 的前提下，如果采用通用寄存器作基址寄存器，则上述寄存器－存储器型指令的指令格式有何特点？画出指令格式并指出这类指令可访间多大的存储空间？

（1）如采用RS型指令，则此指令一定是二地址以上的地址格式，指令格式如下：

OP（6位）

R（5位）

I(1位)

A（20位）

操作码字段OP占6位，因为26>=64；

寄存器编号R占5位，因为25>=32；

间址位I占1位，当I=0，存储器寻址的操作数为直接寻址，当I=1时为间接寻址；

形式地址A占20位，可以直接寻址220字。

（2）如采用基址寻址，则指令格式中应给出基址寄存器号，以指定哪一个通用寄存器用作基址寄存器。指令格式变为：

OP（6位）

源R（5位）

I（1位）

X（1位）

目标R（5位）

A（14位）

增加寻址特征位X，当X=1时，以目标寄存器R作为基址寄存器进行基址寻址。

基址寻址可访问存储空间为：232字。

基址寻址的范围与寄存器字长一致

什么是RISC? 简述它的主要特点。（P330）

RISC是精简指令集系统计算机，即Reduced Instruction Set Computer,与其对应的是CISC，即复杂指令集系统计算机，Complex Instruction set Computer)。

(1) 选用使用频度较高的一些简单指令以及一些很有用但又不复杂的指令，让复杂指令的功能能由频度高的简单指令的组合来实现。

(2) 指令长度固定、指令格式种类少、寻址方式少。

(3) 只有LOAD / STORE 指令访存。

(4) CPU中有多个通用寄存器。

(5)  采用流水技术，大部分指令在一个时钟周期内完成。

(6) 采用组合逻辑实现控制器。

(7) 采用优化的编译程序。

CISC指令系统的特点：

1. CISC指令系统复杂庞大，各种指令使用频度相差很大
2. 指令字长不固定，指令格式多，寻址方式多
3. 可以访存的指令不受限
4. CPU中设有专用寄存器
5. 绝大多数是指令需要多个时钟周期方可执行完毕
6. 采用微程序控制器
7. 难以用优化编译生成高效的目标代码

比较RISC 和CISC 的异同之处。

(1)RISC更能充分利用 VLSI 芯片的面积.

(2)RISC更能提高计算机运算速度。指令数、指令格式、寻址方式少，通用寄存器多，采用组合逻辑 ，便于实现指令流水。

(3)RISC便于设计，可降低成本，提高可靠性。

(4)RISC有利于编译程序代码优化。

(5)RISC不易实现指令系统兼容

设相对寻址的转移指令占两个字节，第一个字节是操作码，第二个字节是相对位移量，用补码表示。

假设当前转移指令第一字节所在的地址为2000H，且CPU每取出一个字节便自动完成(PC)+l-+PC 的操作。试问当执行“JMP * +8” 和“JMP * -9” 指令时，转移指令第二字节的内容各为多少？

JMP *+8跳转的目的地址是2008H，因此A对应内容是2008-2002=06H

JMP*-9条的位置是2000H-9=1FF7H，因此A对应内容是1FF7-2002=F5H

设某机存储字长、指令字长和机器字长均相等，该机的指令格式如下：

5	3	8
OP	M	A

其中，A为形式地址（按字寻址），用补码表示（包括1位符号位）；

M为寻址方式，M=0表示立即寻址；M=1表示直接寻址（此时A视为无符号数）；

M=2表示间接寻址（此时A视为无符号数）；M=3变址寻址（变址寄存器为Rx）；

M=4表示相对寻址，试问：

（1）该指令格式能定义多少种不同的操作?立即寻址操作数的范围是多少？

（2）写出各种寻址模式计算有效地址的表达式。

（3）当M=1、2、4时，能访问的最大主存空间为多少机器字（主存容量64k字）？

答：

（1）该指令格式能定义32种不同的操作，立即数寻址范围：-128~+127

（2）立即寻址：A=立即数（要注意括号！）

直接寻址EA=A

间接寻址EA=(A)

变址寻址EA=(RX)+A

相对寻址EA=（PC）+A

（3）

M=1，主存空间256字

M=2，主存空间64K字

M=4，主存空间256字（相对寻址的寻址范围取决于形式地址）

什么是中断隐指令？它有哪些功能？

中断隐指令是指令系统中没有的指令，它由CPU在相应周期自动完成。

其功能是：

保护断点，

硬件关中断，

向量地址送PC或中断识别程序入口地址送PC

简述CPU的功能

CPU具有控制程序的顺序执行，即指令控制

产生完成每条指令所需的控制命令，即操作控制

对各种操作实施时间上的控制，即时间控制

对数进行算术运算和逻辑运算，即数据加工

处理中断

流水线在遇到什么情况下会受阻？请举例说明。

流水线遇阻一般有三种情况：

（1）在指令重叠执行过程中，硬件资源不能满足指令重叠的要求，发生资源冲突，引起结构相关。如在同一时间，几条重叠执行的指令分别要取指令，存结果，取操作数和存结果，都需要访存，就会发生访存冲突。

（2）在程序的相邻指令之间出现了某种关联，如当一条指令需要用到前面指令的执行结果，而这些指令均在流水线中重叠执行，可能改变对操作数的读写访问顺序，引出数据相关。

（3）当流水线遇到分支指令时，如一条指令要等待前一条（或几条）指令做出转移方向的决定后，才能进入流水线时，便发生控制相关。

什么是中断？设计中断系统时要考虑哪些主要问题？

CPU在程序运行过程中，遇到异常情况或特殊请求，需要暂停现行程序，转至对这些异常情况或特殊情况处理，处理完后再返回原程序断点处继续执行，这一过程即为中断。设计中断系统需考虑如下几个问题：

（1）中断源如何向CPU提出请求？

（2）当多个中断源同时提出请求时，CPU如何确定响应的优先次序？

（3）CPU在什么条件、什么时间、什么方式响应中断？

（4）如何保护现场？

（5）如何寻找中断服务程序的入口地址？

（6）如何恢复现场？

（7）当出现中断嵌套时如何处理

什么是指令周期、机器周期和时钟周期？三者之间有何关系？

指令周期是CPU取出并执行一条指令所需的全部时间，即完成一条指令的时间。机器周期是指所有指令执行过程中的一个基准时间，通常以存取周期作为机器周期。机器周期是完成一个基本操作所需要的时间

时钟周期是机器主频的倒数，也可称为节拍，它是控制计算机操作的最小时间单位。时钟周期是发出一个或多个操作控制信号的最基本的时间

一个指令周期包含若干机器周期，一个机器周期又包含若干时钟周期，每个指令周期内的机器周期数可以不等，每个机器周期内的时钟周期数也可以不等。

解释下列概念：

1. 组合逻辑控制单元和微程序控制单元

控制单元CU是提供完成机器全部指令微操作命令序列的部件。微操作命令形成序列有两种方法。一种是组合逻辑设计方法，为硬连线逻辑，用这种方法设计的CU即为组合逻辑控制单元；另一种是微程序设计方法，为存储逻辑，用这种方法设计的CU即微程序控制单元。

1. 机器语言程序和微程序

机器语言程序是机器指令的有序集合；微程序是微指令的有序集合。一条机器指令的功能由一个微程序来实现。

1. 机器指令和微指令

机器指令是由0、1代码组成，能被机器直接识别。机器指令可由有序微指令组成的微程序来解释，微指令也是由0、1代码组成，也能被机器直接识别。

1. 微指令和毫微指令

微指令是用来解释机器指令的；毫微指令是用来解释微指令的。

1. 微操作命令和微操作

微操作命令是控制完成微操作的命令；微操作是由微操作命令控制实现的最基本操作。

1. 主存储器和控制存储器

主存储器用来存放程序和数据，在CPU外部，用RAM实现；控制存储器用于存放微程序，在CPU内部，用ROM实现。

1. MAR和CMAR

MAR存储器地址寄存器，用于存放欲访问的主存地址，没有计数功能；CMAR控制存储器地址寄存器，用于存放微指令地址，当采用增量计数器法形成后续微指令地址时，CMAR有计数功能。

1. 串行微程序控制和并行微程序控制

完成一条微指令分两个阶段：取微指令和执行微指令。如果微程序按逐条先取微指令再执行微指令的顺序方式运行，即为串行微程序控制；如果为程序按执行上一条微指令的同时又取下一条微指令的方式运行，即为并行微程序控制。

1. 水平型微指令和垂直型微指令

水平型微指令一次能定义并执行多个并行操作。从编码方式看，直接编码，字段直接编码，字段间接编码以及直接和字段混合编码都属于水平型微指令。

垂直型微指令的特点是采用类似机器指令操作码的方式，在微指令中设置微操作码字段，有微操作码规定微操作的功能。这种微指令不强调其并行控制功能。

（10）静态微程序设计和动态微程序设计

通常一台机器的指令系统是固定的，对应每一条机器指令的微程序是计算机设计者事先编些好的，因此一般微程序无需改变，这种微程序设计技术即称为静态位程序设计，其控存采用ROM。

如果改变微指令和微程序来改变机器的指令系统，这种微程序设计技术称为动态微程序技术，其控存采用EPROM。这种设计可以在一台机器上实现不同类型的指令系统，有利于仿真。

回答下列问题：

（1）一个完整的指令周期包含哪些CPU周期？

（2）中断周期前和中断周期后各是CPU的什么工作周期？

（3）DMA周期前和DMA周期后各是CPU的什么工作周期？

（1）一个完整的指令周期包含取指周期、间址周期、执行周期和中断周期。

（2）中断周期前是执行周期，中断周期后是取指周期。

（3）DMA前后都可以四个周期的任何一个周期。

某CPU主频8MHZ，设每个机器周期包含4个时钟周期，且该机的平均指令执行速度为1MIPS。

（1）求该机的平均指令周期。

（2）求每个指令周期包含的平均机器周期。

（3）若改用时钟周期为0.01us的CPU芯片，求平均指令执行速度。

（1）根据平均指令执行速度为1MIPS，则平均指令周期为1/1MIPS=1us。

（2）根据主频8MHZ，得出时钟周期为1/8MHZ=0.125us，一个机器周期为0.125us*4=0.5us，一个指令周期包含的平均机器周期数为1/0.5us=2.

（3）改用时钟周期0.01us的CPU芯片，则一个机器周期为0.01us*4=0.04us，一条指令的执行时间为0.04us*2=0.08us，故平均指令执行速度为1/0.08us=12.5MIPS。

模4补码存储时只需要一个符号位

在每个磁道上，硬盘将数据分成若干个小块，每个小块就是一个扇区。

设磁盘存储器转速为3000转/分，分8个扇区，每扇区存储1K字节，主存与磁盘存储器数据传送的宽度为16位（即每次传送16位）。假设一条指令最长执行时间是25ms，是否可采用一条指令执行结束时响应DMA请求的方案，为什么？若不行，应采取什么方案？

解：先算出磁盘传送速度，然后和指令执行速度进行比较得出结论。

道容量= 1K ×8 ×8 位= 8KB = 4K字

数传率=4K字×3000转/分=4K字×50转/秒 =200K字/秒

一个字的传送时间=1/200K秒» 5ms  （注：在此1K=1024，来自数据块单位缩写。）

因为5 ms<<25ms，所以不能采用一条指令执行结束响应DMA请求的方案，应采取每个CPU机器周期末查询及响应DMA请求的方案（通常安排CPU机器周期=MM存取周期）。

设浮点数的格式为：阶码5位（含1位阶符），尾数11位（含1位数符）。写出51/128，-27/1024所对应的机器数。要求如下：

（1）阶码和尾数均为原码。

（2）阶码和尾数均为补码。

（3）阶码为移码，尾数为补码。

(1)均为原码

51/128=110011/128=0.0110011

浮点数：

阶符	阶码	尾符	尾数
1	0001	0	1100110000

-27/1024=-11011/1024=-0.0000011011

浮点数：

阶符	阶码	尾符	尾数
1	0101	1	1101100000

（2）均为补码

51/128=110011/128=0.0110011

浮点数：

阶符	阶码	尾符	尾数
1	1111	0	1100110000

-27/1024=-11011/1024=-0.0000011011

浮点数：

阶符	阶码	尾符	尾数
1	1011	1	0010100000

（3）阶码移码，尾数补码

51/128=110011/128=0.0110011

浮点数：

阶符	阶码	尾符	尾数
0	1111	0	1100110000

-27/1024=-11011/1024=-0.0000011011

浮点数：

阶符	阶码	尾符	尾数
0	1011	1	0010100000

指令系统与机器语言相关

某机器字长为16位，主存按字节编址，转移指令采用相对寻址，由2字节组成，第一字节为操作码字段，第二字节为相对偏移量字段。假定取指令时，每取一个字节PC自动加1.若转移指令所在的主存地址为2000H，相对位移量字段的内容为06H，则该转移指令转移成功后的目的地址是（2008H）

采用规格化浮点数表示的最主要的原因是增加数据表示的精度

指令寻址方式有顺序和跳跃两种，采用跳跃寻址方式可以实现（程序的无条件转移和条件转移）

采用基址寻址时，寻址范围与寄存器位数一致

冯诺伊曼指令和数据均以二进制形式存放于存储器中，cpu区分它们的依据是指令的不同阶段。