PADS Layout技巧

PADS Layout（PowerPCB）整理了一些简单的使用技巧，可以快速上手，但是还是需要有相关的基础，比如知道Pads logic（画原理图）、pads layout（最主要layout平台）、pads router（差分对、蛇形走行等layout平台）三者的关系。

pads layout百度云资源

四个版本：PADS VX2.2、PADS VX2.7、PADS9.5完全版以及一个PADS VX2.2绿色版提取码gia8

Pads Layout技巧

Pads使用技巧

• PADS Layout进行eco对比更新

主要采用麻烦一点的PCB to PCB来解决eco问题；

简单来说，有三步：

　　第一步，生成最新的网表文件与PCB文件：

　　这一步注意导出网表时要选择asc格式的文件

　　第二步，生成eco文件：

　　打开待更新的pcb工程——工具——对比/eco——

 　　点击运行生成eco文件

　　第三步，导入eco文件：

　　文件——导入eco；

• ECO对比时删除元件不删除走线的两种方法

方法一（替换元件时使用）：

先在原理图添加新元件，在原理图上把原来的元件（现在打算删除的）网络在保持不变的基础上也连接到新元件上，在PADS LAYOUT里连接好新器件走线完以后，回到原理图删除原来的器件,并修改新器件的网络名（如有需要），接着在PAD Layout中进行ECO对比更新即可，或者直接在Pads layout中的eco中直接删除多余元器件并修改器件位号（如有需要改网络名的话）！

方法二：

与方法一原理类似，在PADS Layout里把原来器件的走线另外走一头出来，走完后以过孔结束即可，再从原理图删除原来的器件，并进行ECO对比，就会发现网络只会从分叉走线到元器件这段被删除，原来的走线绝大部分得以保留，见下图：

bug：如果元器件直接与IC引脚连接，删除该元器件会直接删除掉该网络。

• 能移动元器件，却不能放置元器件

选中元器件后，右键选择：忽略安全间距

• 设置默认线宽

Pads layout在设置-设计规则-安全间距里面：

Pads router编辑-特性-布线中设置。

• 移动元器件时，走线被拉伸

1. 按Ctrl+Enter键，弹出Option对话框
2. 选中Design页，把“Stretch traces during component move”前面的取消
3. 点OK退出，再移动器件的时候，导线就不会跟着动

• 莫名嵌入了一个OLE链接或嵌入对象

点了一下绘图工具栏后，选中删除

·

差分对设置

• 蛇形走线设置

振幅Lp与间隙S

最小振幅（按线宽倍数）（A）

最大振幅（按线宽倍数）（X）

最小间隙（按导线到管脚安全间距的倍数）（U）

蛇形走线中涉及两大要素：振幅Lp和间隙S；

振幅Lp表示蛇形走线的耦合长度，应越小越好；

间隙是指蛇形走线之间的距离，应尽量增大。

最小间隙要大于2，不然干扰大。

根据需要设置“最小间距”，该值一般设置为3倍的线宽，在空间不足的时候可以使用2倍。

下面是给Layout工程师处理蛇形线时的几点建议：

1． 尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。

2． 减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。

3． 带状线（Strip-Line）或者埋式微带线（Embedded Micro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输速率。

4． 高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。

5． 可以经常采用任意角度的蛇形走线，如图1-8-20中的C结构，能有效的减少相互间的耦合。

6． 高速PCB 设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。

7． 有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。

最大层次化级别（H）

最大层次化级别（Maximum Levels）是指在设计和布线过程中，能够使用的层数限制。

倒角比率

至于倒角比率，这并不是PADS Layout中的直接选项。不过可以通过对走线的编辑和操作，达到类似的效果。

蛇形走线的倒角比率是指走线在改变方向时，线条的弯曲程度或者圆弧的大小与走线长度的比例。

完成蛇形走线的配置后，使用快捷方式“F3”进行交互式布线，单击右键选择“添加蛇形走线”，便能看到蛇形走线的效果。如果需要保留已经布好的蛇形线并进行一段正常走线，可以在完成蛇形走线时，单击右键选择“完成蛇形走线绘制”或双击左键，此时走线将恢复正常。

倒角比率，大概三边等长，看上去像个圆形。绕的弧形线长一般不要超过100mil，会发生天线效应，造成干扰。

• 如何layout这种凸角的差分走线保证等长呢？

方法一：

首先在Pads layout中设置捕获栅格（目的是让各个凸角能够在相同的水平位置，各段是相同的长度）；

其次先设置差分对网络，在右键特性中选择线宽与线距，让后按F3开始layout；

layout差分对以后，选择差分网络，建立匹配长度的网络组，设置差分线网络layout的长度范围，包括最大最小长度；

右键，随意选择，然后选中需要调整网络长度的单个网络，右键添加拐角，做成想要的凸角形状（因为有捕获栅格的设置，因此每个最小的凸角大小是一样的），然后按住shift键选择想要整体移动的部分网络后，在shift+s调整位置即可。

差分对长度符合前面设置，绿色：

不符合长度设计，显示红色：

方法二：

在pads layout中先设置捕获至栅格，

然后在pads router中，右键随意选择，接着选中需要添加凸角的走线的位置，右键分割，从上到下依次45°拉一个栅格大小的线段即可，最后shift选中想要挪动的线段，可根据shift+s拉伸即可。

• 差分对过孔距离怎么设置呢？

设置-设计规则-默认-安全间距：过孔到过孔的间距控制

当然，可以通过查看-安全间距，先选择查看别人的过孔安全间距的设置再来设置自己的，可以保证差分对的过孔距离相同哦。

• 差分对同网络不能够连线

拉线时忽略安全间距：不能够任意放置过孔

• 差分对走线到引脚

根据引脚间距的距离来决定怎么接入。

• 差分对中间如何与引脚中间对齐？

先放个七七八八，然后在router中拉差分线，根据差分对折线Y值差的大小来移动元器件就可，不过要在layout中移动，router中移动会删掉走线。

• pads ayout如何使用复用模块

一种是直接创建完整的复用模块，

另一种野路子是创建一个布局的复用模块与一个带走线、过孔等全部的复用模块，首先通过布局复用模块将待复用的元器件选中进行布局，然后在eco模式下导入完整版复用模块，ctrl+shift+f，筛选走线、拐角、过孔、缝合孔一共4个（遗憾，不能同时选中铜箔），然后复制这些走线到之前布局好的待复用模块，便会自动分配网络，最后再在eco模式下删除刚才导入进来的完整版复用模块即可。

• 移动过孔的过程中总是吸附最近的过孔或者引脚

右键选择：取消捕获对象

• PADS 中元器件编号消失或者不小心删掉如何重新显示出来

解决方法：

1.选中元件，右键 Add New Labels 添加新标签，弹出一个对话框

2.最上面下拉菜单选择 Ref.Des，下方 Size 栏可以改变字体大小，Line 可以改变粗细，点击 OK，就有编号了

• router差分对进入FPGA底部时如何解决线间距的过渡问题

此时，再单独选中右边的一小段，更改它的Y值与右边走线的Y值相同即可。

• 添加过孔技巧

参考链接：PADS（10）——添加过孔技巧_pads放置过孔-CSDN博客

• 差分对的过孔如何对齐？

在router中，双击空白-选项-栅格：过孔要勾选对象至栅格！可以保证多pair的X/Y坐标的相同，即过孔对齐。

过孔相关知识

Vias consist of the capture pads where signal traces enter or exit the vias, the drill barrel for layer transitioning, the non-functional pads (NFP or unused pads), and the via anti-pad clearance.

过孔如何删除NFP呢？

关闭在线DRC

选项—设计—在线drc禁用

• 移动走线到其他层

第12层更靠近Bottom层，通过将大多数（12对差分对）挪到12层，12层的挪到10层，可以减少8对信号对的stub影响；

第一步：选中一小段（不包含开头一段）

按住Shift，再单击另一端第二段：

按住alt+enter，查看导线所在层：

然后在按住ctrl键，再单击选中两个端头线段，接着再在导线特性中选择sig4即第12层即可。

封装处于增加层

报错：因为当前设计处于默认层模式下，而封装处于增加层模式，您不能添加封装“VSSOP8”。

打开“层设置”对话框并将设计的层模式更改为增加层。

当使用pads软件进行设计时，我们导入别人给的pads文件出现下面提示设计处于默认层，文件处于增加层无法导入。

解决方法如下：

第一步：打开layout软件，执行菜单命令设置-层定义

第二步：在弹出层定义窗口中，启用最大层，如图所示，操作完成后即可成功导入了

PADS验证设计报错

铜箔上的不同层过孔仍需layout走线

给电源网络添加过孔与铜箔后，验证设计检查连接性时总是报错，如下图：

铜箔上的过孔连接不同层的+12V网络，检查连接性时报错。

分析：连接性错误，那肯定是断掉了，只有铜箔上的过孔没有layout走线，其他层的+12V网络均layout走线。

解决办法：

将铜箔上的过孔添加layout走线即可，再检查连接性不报+12V连接性错误，如下图。

其他：

 画QFN/DFN封装技巧

引脚宽度以实际引脚宽度为准，引脚长度比实际引脚长度长0.1~0.2mm即可。

一些IC规格书只提供了IC Package结构参数，没有提供建议的PCB layout封装，此时就要自己画封装了，如下实际IC提供的IC结构参数：

这里，引脚宽为0.2mm，引脚长有0.2mm或0.3mm，这里在画PCB封装时，统一成引脚宽0.2mm，引脚长0.4mm。

注意，这里引脚间距只有0.4mm，而引脚宽为0.2mm，如果加大引脚焊盘宽度，则两个焊盘的间隙小于0.2mm，容易造成连锡，其次，加之如果IC引脚与IC焊盘错开一点也是能够正常工作的。