Vivado中RTL封装IP流程

最新推荐文章于 2026-04-29 07:06:51 发布
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本文介绍在Vivado2018.3中将RTL代码封装为IP的具体步骤，包括准备工作、创建工程、添加源码、配置属性及导出IP等。适用于已完成功能仿真的数据仲裁与转发项目。

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Vivado中RTL封装IP流程

前言

本文记录自己将RTL代码封装成IP的流程，以供之后查阅使用。最近一个月在做一个数据仲裁与转发的项目，已经完成功能仿真，准备将其封装成IP在Block Design中进行调用。实验平台为Vivado 2018.3，编程语言为Verilog，IP的接口主要是一个AXI-Lite接口和一个AXI-Full接口。闲言少叙，我们直接开始。

详细流程

准备工作

新建一个文件夹ip_test，在该文件夹下新建文件夹rtl，将所有RTL源码放入该文件夹，完成准备工作；

1.jpg

新建一个文件夹top_module，里面仅存放RTL源码的最顶层的.v文件，便于IP生成正确的接口。(之前尝试将所有的RTL源码一次导入，发现vivado不能正确识别顶层模块，从而导致IP接口一直不对)

15.jpg

创建工程

双击打开vivado 2018.3，选择Tasks->Manage IP->New IP Location,按下图所示顺序进行操作；

2.jpg

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#rtl #vivado #ip
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