基于Verilog与Quartus的数字电子时钟FPGA实现与DE2-70开发板调试

1. 项目概述与设计思路

这次我要分享一个特别实用的FPGA项目——用Verilog在Quartus平台上设计数字电子时钟，并在DE2-70开发板上实际运行。这个项目特别适合刚接触FPGA的朋友，因为它涵盖了从代码编写、仿真测试到硬件部署的完整流程。我自己第一次做这个项目时，真的踩了不少坑，比如分频不准、数码管显示错乱，但调试成功后那种成就感简直爆棚！

数字电子时钟的核心功能其实很直观：用6个数码管显示时分秒，支持时间调整、闹钟设置，还能切换12/24小时制。我在DE2-70开发板上实现时，用了两个拨码开关（SW0和SW1）来控制模式——正常计时、修改时间、显示闹钟、修改闹钟。还有一个开关SW2负责制式切换，两个按键（key0和key1）用来调整小时和分钟。闹钟触发时，数码管会闪烁5秒提醒，这个效果在实际硬件上看起来特别酷。

设计思路主要分五个模块：首先是时钟分频，把DE2-70板载的50MHz晶振降到1Hz；然后是模式控制，根据拨码开关状态切换不同功能；计时模块负责核心的时间计数；闹钟模块处理闹钟设置和触发；最后是显示模块，驱动数码管输出。这种模块化设计让调试变得更容易，哪里出问题就查哪个模块。

2. 开发环境与工具准备

做这个项目前，你得先把环境搭好。Quartus Prime是必须的，我用的18.1版本，稳定性和兼容性都不错。安装时注意勾选Cyclone II器件支持（因为DE2-70用的是EP2C70芯片），不然到时候找不到设备就别怪我没提醒。装好后，建议再安装ModelSim用于仿真，虽然Quartus自带仿真工具，但ModelSim更强大些。

DE2-70开发板的驱动也要提前装好。连接电脑时，最好用原装USB-Blaster线，山寨线容易导致下载失败。我第一次用就栽在这上面，折腾半天才发现是线的问题。硬件连接后，打开Quartus，新建工程时选Cyclone II EP2C70F896C6器件，这一步千万别选错，否则后续引脚分配会全乱套。

代码编辑我推荐用Quartus自带的编辑器，或者VS Code加Verilog插件。写代码时注意文件名和模块名保持一致，比如顶层文件叫digital_clock.v，那模块就声明为module