手把手教你用ZYNQ7000玩转双网卡：PS端GEM+PL端自定义以太网的性能对比测试

ZYNQ7000双网卡架构深度实战：从硬件配置到Linux路由策略的工业级性能调优

在工业控制、边缘计算和智能网关这类对网络吞吐量和实时性有严苛要求的场景里，单网口往往成为系统瓶颈。Xilinx ZYNQ7000系列SoC的独特优势在于，其内部集成的ARM处理系统（PS）本身就自带千兆以太网控制器（GEM），同时，其可编程逻辑（PL）部分又允许我们通过AXI总线灵活扩展出第二路、甚至第三路以太网接口。这种“PS原生+PL扩展”的双网卡架构，为我们构建高性能、高可靠性的网络设备提供了硬件基石。

然而，硬件连通只是第一步。要让这两路网卡协同工作，发挥出“1+1>2”的效能，我们需要在Vivado中精心设计HP端口的带宽分配，在Linux内核中正确驱动两块网卡，并最终通过精细的路由策略和防火墙规则，让数据流在两条路径上智能、高效地流转。这背后涉及从FPGA逻辑设计、设备树配置到操作系统网络栈调优的全链路知识。本文将从一个真实的工业网关场景出发，手把手带你完成从硬件工程构建、驱动移植到最终性能对比测试的完整流程，并深入分析两种方案的延迟与吞吐量差异，为你提供一份可落地的实战指南。

1. 硬件架构设计与Vivado工程配置

ZYNQ7000的双网卡方案，核心在于理解并利用其内部的高速互联总线。PS端的GEM控制器通过专用的DMA和中断机制与DDR控制器通信，延迟极低。而PL端的以太网IP（如Xilinx的1G/2.5G Ethernet Subsystem或第三方MAC IP）则需要通过AXI总线访问DDR内存，其路径和性能与总线配置息息相关。

1.1 PS端GEM与PL端以太网IP的选型与连接

PS端千兆以太网（GEM）是ZYNQ硬核的一部分，性能稳定，无需消耗PL资源。在Vivado的ZYNQ7 Processing System IP配置中，我们通常启用GEM0或GEM1，并配置好相关的MIO引脚、中断和DMA通道。

PL端以太网IP的选择则更为灵活。对于需要特定PHY接口（如RGMII、SGMII）或特殊功能（如时间戳、硬件过滤）的场景，我们可以使用Xilinx提供的 AXI 1G/2.5G Ethernet Subsystem IP，或者使用开源的Tri Mode Ethernet MAC IP。本文以最常用的AXI 1G/2.5G Ethernet Subsystem为例。

关键连接点在于数据通路。PL端以太网IP需要高速访问DDR内存来收发数据包。在ZYNQ中，有几种AXI总线可供选择：

• GP端口（General Purpose）：带宽较低，适合配置、控制寄存器访问。
• HP端口（High Performance）：专为高性能数据吞吐设计，支持64位数据宽度和高时钟频率，是PL端高速外设连接DDR的首选。
• ACP端口（Accelerator Coherency Port）：支持缓存一致性，适合与CPU缓存紧密交互的加速器。

对于以太网这种持续大数据流设备，我们必须使用HP端口。一个典型的Vivado Block Design连接示意图如下：

+----------------------+       +---------------------------+       +-----------------+
|                      |       |                           |       |                 |
|  ZYNQ7 Processing    |       |    AXI Interconnect       |       |  DDR Controller  |
|      System          |       |      (SmartConnect)       |       |    (PS侧)       |
|                      |       |                           |       |                 |
|  - GEM0 (PS端)       |       |                           |       |                 |
|  - HP0 (64-bit) <----+-------+--- S_AXI_HP0 (从端口)     |       |                 |
|  - HP1 (64-bit) <----+-------+--- S_AXI_HP1 (从端口)     |       |                 |
|  - FCLK_CLK0         |       |                           |       |                 |
|                      |       |                           |       |                 |
+----------------------+       +---------------------------+       +-----------------+
         |                               |                                    ^
         | (通过MIO连接PHY)              | (通过AXI Stream连接)                |
         v                               v                                    |
+----------------------+       +---------------------------+                  |
|                      |       |                           |                  |
|  外部PHY芯片         |       |  AXI 1G/2.5G Ethernet     |                  |
|  (例如88E1512)       |       |      Subsystem           |                  |
|                      |       |                           |                  |
|                      |       |  - S_AXI_LITE (配置)      |                  |
|                      |       |  - AXI_STR_RXD/TXD (数据) |                  |
|                      |       |  - AXI_MM (DMA, 连接HP)   |                  |
|                      |       |                           |                  |
+----------------------+       +---------------------------+                  |
         ^                               |                                    |
         | (RGMII等接口)                  +------------------------------------+
         |                               |
+----------------------+                 |
|                      |