自封装悬置线低损耗负群时延电路

采用自封装悬置线的低损耗负群时延电路

1 | 引言

随着通信技术的快速发展，多层电路因其小型化和垂直集成能力而受到越来越多的关注。近年来，多层基板集成悬置线（SISL）电路1,2克服了传统悬置线电路3,4体积庞大、重量重以及难以与其他元件集成等缺点。这种新型悬置线技术保留了传统悬置线的优点，具有色散和介质损耗低的特性，并且电磁场集中在基板的空气腔而非介质层中，同时该电路可利用PCB技术轻松制作，大大提升了电路的应用潜力。

负群时延电路5–18具有重要的应用，例如改善群时延平坦性或在通信19和雷达系统中改善相位线性度，缩短前馈放大器中的延迟线以提高效率和带宽，20以及集成其他组件以消除正群时延，21等等。负群延迟电路已通过利用带阻滤波器的信号衰减特性，7,8,10吸收式，7和匹配技术8,10,11来降低反射波对源的干扰，H型谐振器拓扑结构，12以及电子调谐技术13等方法实现设计。

T型功分器与合成器技术14、信号干涉技术16,17和微波横向滤波器方法18已被用于NGD电路的实现。在大多数已报道的研究中，负群时延带宽受限。近年来，开发了宽带负群时延电路。文献22中采用串联电阻和短路耦合线段来提升负群时延带宽和负群时延平坦度，实现了约550兆赫的负群时延带宽。文献23中，采用了一种折叠结构采用阶梯阻抗传输线实现约46.3%的分数阶负群延迟带宽。需要注意的是，宽带负群延迟通常伴随小负群时延时间，且在大多数负群时延电路设计中，电路信号衰减（SA）较高，且S11难以在没有吸收式电阻或匹配网络的情况下被衰减。几乎所有NGD电路均通过微带线实现。

本文提出了一种利用两条传输路径之间的相位差和耦合线实现匹配与超低信号衰减的自封装多层悬置线负群延迟电路。通过调节两条传输路径间的相位差可控制负群时延时间。印制电路板刻蚀空气腔不仅带来了减小的

电路设计

所提出的NGD电路如图1所示。其设计思路如下：(a) 输入信号通过路径1（特性阻抗为Z1、电长度为 θ1的传输线）和路径2（特性阻抗为Z2、电长度为 θ2的传输线）被分为两个信号，类似于一个功率分配器，其中 θ1 ≠ θ2 用于引入相位差；(b) 一段具有偶模/奇模特性阻抗Z0e/ Z0o 、电长度为 θ3的平行耦合线不仅用作移相器以持续产生相位差，同时还起到匹配作用；(c) 由于群延迟是指群信号通过传输系统时整个信号的延迟，因此分路后的信号需要在输出端口合并，类似于一个功率合成器。相位的正向增加（相位‐频率的正斜率）将产生负群时延。

对于设计的负群延迟电路模型，路径1的ABCD矩阵可以表示为：

$$
\begin{bmatrix}
A & B \
C & D
\end{bmatrix} 1
=
\begin{bmatrix}
\cos\theta_1 & jZ_1\sin\theta_1 \
j \frac{1}{Z_1} \sin\theta_1 & \cos\theta_1
\end{bmatrix}
\begin{bmatrix}
\cos\theta_3 & j \frac{2}{Z {0e}+Z_{0o}} \sin\theta_3 \
j \frac{2}{Z_{0e}+Z_{0o}} \sin\theta_3 & \cos\theta_3
\end{bmatrix}
\quad (1)
$$

与，

$$
Z_{0e} = Z_c \sqrt{\frac{1+k_c}{1-k_c}} \quad (2A)
$$

$$
Z_{0o} = Z_c \sqrt{\frac{1-k_c}{1+k_c}} \quad (2B)
$$

$$
Z_1 = Z_2 = Z_0 \sqrt{k + \frac{1}{k}} \quad (3)
$$

其中，Zc 和 kc 分别是耦合线的特性阻抗和耦合系数，k 是功率分配比。

路径2的ABCD矩阵可以表示为：

$$
\begin{bmatrix}
A & B \
C & D
\end{bmatrix} 2
=
\begin{bmatrix}
\cos\theta_2 & jZ_2\sin\theta_2 \
j \frac{1}{Z_2} \sin\theta_2 & \cos\theta_2
\end{bmatrix}
\begin{bmatrix}
\cos\theta_3 & j \frac{2}{Z {0e}+Z_{0o}} \sin\theta_3 \
j \frac{2}{Z_{0e}+Z_{0o}} \sin\theta_3 & \cos\theta_3
\end{bmatrix}
\quad (4)
$$

根据ABCD矩阵和Y矩阵的关系为：

$$
[Y] =
\begin{bmatrix}
\frac{D}{B} & \frac{BC-AD}{B} \
-\frac{1}{B} & \frac{A}{B}
\end{bmatrix}
\quad (5)
$$

两条路径的整个Y矩阵可以表示为：

$$
[Y] =
\begin{bmatrix}
Y_{11|1} + Y_{11|2} & Y_{12|1} + Y_{12|2} \
Y_{21|1} + Y_{21|2} & Y_{22|1} + Y_{22|2}
\end{bmatrix}
=
\begin{bmatrix}
Y_{11} & Y_{12} \
Y_{21} & Y_{22}
\end{bmatrix}
\quad (6)
$$

其中Yij|1和Yij|2(i, j = 1, 2)分别为路径1和路径2的Y分量，整体电路的ABCD矩阵可表示为：

$$
[A’] =
\begin{bmatrix}
- \frac{Y_{22}}{Y_{21}} & - \frac{1}{Y_{21}} \
- \frac{|Y|}{Y_{21}} & - \frac{Y_{11}}{Y_{21}}
\end{bmatrix}
=
\begin{bmatrix}
A & B \
C & D
\end{bmatrix}
\quad (7)
$$

S21可以通过ABCD矩阵得到：

$$
S_{21} = \frac{2Z_0}{AZ_0 + B + CZ_0^2 + DZ_0}
\quad (8)
$$

其中Z0是馈线的特性阻抗。当传输信号的相位（Δφ[ω]）在工作频带（Δω）内随频率正向增加时，可产生负群时延，如前所定义。

$$
\tau = - \frac{d\phi(\omega)}{d\omega} = - \frac{d\angle S_{21}}{d\omega} = - \frac{d}{d\omega} \tan^{-1} \left( \frac{\text{Im}(S_{21})}{\text{Re}(S_{21})} \right)
\quad (9)
$$

其中 φ(ω) = ∠S21 , S21 是二端口网络的传输系数，ω 是角频率。

所提出的NGD电路采用自封装多层悬置线实现，该结构为五层PCB，包含一个核心电路层、两个空气腔以及两层用于封装的附加层，如图2(A)所示，以及NGD的横截面电路如图2(B)所示。其中，基板1和5为附加层，基板2和4为用于实现悬置的印制电路板刻蚀空气腔，电磁场主要集中在腔体内，所需元件/电路可方便地布置在腔体内。基板3为核心电路层，如图3(A,B)所示。核心电路可根据所需的电路规格和如图1所示的设计的传输线电路来实现。馈电采用导体背衬共面波导（CBCPW），并设有从CBCPW到悬置线的过渡段。印制电路板刻蚀空气腔降低了介质损耗，两个空气腔尺寸相同。空气腔的侧壁覆有铜，因此与SISL不同，无需使用围绕腔体的通孔阵列。F1至F10分别为各基板的顶层和底层，如图2(A)所示，其中F1和F10均覆盖铜以实现电磁屏蔽；F2和F9用于屏蔽两个空气腔，其部分层覆铜且尺寸相同。

F2和F9中的覆铜部分通过空气腔的覆铜侧壁相连，使空气腔能够防止电磁波泄漏；同时，各基板的左右侧壁也通过铜密封（如图2(B)所示的端部连接）以确保电磁屏蔽。采用端部连接替代通孔阵列，不仅减少了电路仿真时间，还降低了加工复杂性。

多层悬置线NGD电路采用Rogers RT/duroid5880和FR4基板设计。基板2、3和4的介电常数为2.2，厚度分别为h2= h4= 0.508 mm和h3= 0.787 mm。基板1和5的相对介电常数为4.4，厚度为h1= h5= 0.50 mm。当工作频率为2.95 GHz时，负群时延时间为 3.8 ns，信号衰减为2.1 分贝，S11衰减为38 分贝，k = 0.624，图1中的电路参数可提取为Z1= 46.57 Ω, θ1= 127.32°，Z2= 46.57 Ω, θ2= 176.11°，Z0e= 55 Ω，Z0o= 47.27 Ω,θ3= 109.23°。电路尺寸可通过图1所示的传输线电路模型以及公式(1)–(9)获得，并通过Ansys HFSS进行优化，得到w0= 2.6，l11= 8.8，l12= 8.2，d = 9.8，l21= 9.9，l22= 9.37，w1= w2= 3，l3= 23，w3= 2.6，l4= 13.5，w4= 2.6，l5= 7.7，w5= 1.84，g= 0.38，单位：毫米。从共面双导带线到悬置带状线的过渡段长度为a = 2.31 mm。空气腔的尺寸为l_air= 43.22 mm，w_air= 24.7 mm。设计流程图如图4所示。

仿真S 11 /S 21 随l3的变化。(B) 仿真群延迟随l3的变化。(C) 仿真相位和群延迟，l 3 = 23 mm)

图5展示了所提出的NGD电路的仿真频率响应，其中图5(A)显示了S参数随l3的变化情况，图5(B)显示了群延迟随l3的变化情况，而图5(C)则显示了相位和群延迟的仿真结果。可以看出，电路工作频率随着l3长度的增加而降低，而信号衰减（S21）的变化不超过1 dB。此外还表明，耦合线在所有三种情况下均实现了良好的匹配，且最小S11衰减不低于24 dB。图5(B)表明负群延迟的变化伴随着S参数的变化，通常较长的群延迟时间会伴随更大的信号衰减，因此若存在较大的信号衰减，则需要进行功率补偿。从图5(C)可以看出，负群延迟伴随着相位的正向增加。

图6(A, B)分别显示了仿真得到的S参数和群延迟随电路物理长度l1和l2的变化情况。可以看出，电路长度主要影响S11和群延迟。延迟时间随l1的增加而减小，而随l2的增加而增大，其中l1 = l11 + d+ l12 , l2 = l21 + d+ l22。还研究了传输路径1与路径2的物理长度差对电路性能的影响，如图6(C)所示，其中 Δ= l2 – l1是两条传输路径之间的长度差，表明长度差对S21影响较小，但对群延迟和S11有明显影响，较大的 Δ会引入更长的群延迟时间，这是因为在工作频率范围内更大的物理长度差带来了更大的正相位斜率。

电路宽度w1 和w3相对于S参数和群延迟的模拟结果如图7(A‐D)所示，这表明：(a) 电路宽度 w1/w3对工作频率影响不显著，但 w1对于良好匹配至关重要，如图7(A)所示；(b) 电路工作频率随 w1增大而略有增加，但随 w3增大而减小，同时电路宽度对负群延迟带宽无明显影响，如图7(B,D)所示。

S参数和群延迟随 l1 的变化。(B) S参数和群延迟随l 2 的变化。(C) S参数和群延迟随 Δ)

S参数随w 1 的变化。(B) 群延迟随w 1 的变化。(C) S参数随w 3的变化。(D) 群延迟随w 3)

图8绘制了采用不完整耦合线的提出电路的仿真S参数。结果表明，当耦合线的一个支路被删除后，信号衰减显著增加，且匹配也被破坏。

3 | 实验结果

所提出的NGD电路已制作并进行了测量，如图9所示，其中图9(A, B)分别展示了已制作的单个电路层和整体电路。图10(A,B)分别显示了已测量的S11/S21和群延迟。

测量结果显示，该自封装悬置线NGD电路中心频率为 2.95 GHz，信号衰减为2.73 dB，S11衰减为27.8 dB，群延迟时间为  −2.84 ns，负群时延带宽为34 MHz（τ= 0）。实验结果接近预测值。测量与仿真之间的差异主要源于制造不确定性以及用于铆钉穿过的附加孔洞。

实验使用安捷伦E5071C矢量网络分析仪进行。所提出的NGD电路尺寸为0.326λg × 0.507λg ，其中 λg 为2.95 GHz时的导波波长。

将本工作与相关报道的比较示于表1。可以看出，与相关报道中，5–11,23所提出的NGD电路不仅具有多层自封装悬置结构，而且在无需额外有损电阻的情况下显著降低了信号衰减，同时保持了与这些报道相近的电路尺寸。

制作的单个基板。(B) 组装的完整电路)

已测量S11 /S 21。(B) 测得的群延迟)

缩写：BW，带宽；CF，中心频率；CS，电路尺寸；CT，电路类型；M，微带线；SA，信号衰减（S21）；SL，悬置线；SP，自封装

结论

本文提出了一种基于多层自封装悬置线的采用耦合线的匹配NGD电路。该耦合线不仅可用于实现匹配，而无需吸收性电阻或额外匹配网络，还可充当移相器。所提出的NGD电路具有信号衰减低、S11衰减高、电路结构简单（无需额外电阻和多个通孔）、自封装和端部连接（以最小化对其他电路和系统的电磁干扰）以及易于与其他平面电路集成等优点，同时所需元件/器件可方便地布置在预留的腔体中。当然，所提出的NGD电路也可通过微带线、共面波导/互补共面波导和带状线等平面电路实现。