FPGA以太网RGMII接口时序解析与UltraScale+原语实战

最新推荐文章于 2026-05-25 12:54:28 发布

原创

最新推荐文章于 2026-05-25 12:54:28 发布 · 503 阅读

1. 从GMII到RGMII：为什么我们需要这个转换模块？

如果你玩过FPGA的以太网开发，肯定对GMII（Gigabit Media Independent Interface）不陌生。这个接口用起来挺直观的，8位数据线，一个时钟，一个数据有效信号，一个错误信号，工作在125MHz，正好对应千兆以太网的速率。但是，当你真的要把FPGA和一颗物理层（PHY）芯片连起来的时候，你会发现很多PHY芯片提供的并不是GMII，而是RGMII（Reduced Gigabit Media Independent Interface）。

为什么？成本。GMII需要至少12根信号线（数据8位+控制2位+时钟2个），而RGMII把这个数字砍了一半，数据线只用4位，控制信号合并，时钟也只用1个。对于PCB布线来说，这简直是福音，线少了，层数可能就能少一层，成本就下来了。但天下没有免费的午餐，省下来的线是用更复杂的时序换来的。

RGMII的核心思想是双倍数据速率（DDR）。它在时钟的上升沿和下降沿都传输数据。具体来说，在发送方向，TXC时钟的上升沿发送TXD[3:0]这低4位数据，下降沿发送TXD[7:4]这高4位数据。接收方向同理。这样一来，用125MHz的时钟，就能实现1Gbps的数据吞吐。听起来很美，但这给FPGA设计带来了一个关键挑战：如何可靠地在时钟边沿采样和发送数据？这就是时序问题，也是我们设计 gmii_to_rgmii 模块的核心。

我自己在项目里就踩过坑。一开始觉得不就是个并串转换嘛，写个状态机或者用寄存器打一拍不就行了？结果上板后链路就是不稳定，时通时不通，用ILA抓波形一看，数据错位、采样错误全来了。这才意识到，在几百兆赫兹的频率下，走线的延迟、时钟的抖动、建立保持时间，每一个细节都能让你前功尽弃。所以，这篇文章我就结合自己在Xilinx UltraScale+平台上的实战，把RGMII接口的时序门道和对应的原语使用掰开揉碎了讲清楚，目标是让你看完就能写出一个稳定工作的转换模块。

2. 深入骨髓：RGMII接口时序的两种模式与关键细节

时序是数字设计的命门，对于RGMII这种高速接口更是如此。很多人调不通，问题八成出在没搞明白时序上。RGMII协议定义了两类工作模式：内部延时模式和非延时（外部延时）模式。这两者的区别，直接决定了你FPGA内部代码和时钟网络的写法。

2.1 接收时序：数据从哪里来？

接收时序指的是数据从PHY芯片发送到FPGA的路径。你需要关注的是RXC（接收时钟）、RXD[3:0]（接收数据）和RX_CTL（接收控制）这三个信号之间的关系。

在非延时模式下，事情比较简单。RXC的时钟边沿（无论是上升沿还是下降沿）是与RXD和RX_CTL信号的中心对齐的。换句话说，当时钟边沿到来时，数据和控信号也正好是稳定的。FPGA内部直接用这个RXC去采样RXD和RX_CTL就行，就像普通的同步接口一样。但注意，这里的“对齐”是中心对齐，意味着数据在时钟边沿处是稳定的，你的采样点就在时钟边沿上。

而在内部延时模式（也是更常见的模式）下，PHY芯片会在内部对RXD和RX_CTL信号做一个延时，通常是大约2ns（在125MHz时钟周期8ns的四分之一处）。这样做的目的是让数据和时钟的边沿错开，数据的变化发生在时钟边沿的中间位置，从而为FPGA的采样提供一个更宽裕、更稳定的“数据眼图”。此时，RXC的边沿是对准RXD和RX_CTL信号变化区域的中间。如果你还用RXC的边沿直接去采样，很可能采到数据变化的不稳定区，导致亚稳态或数据错误。

那么问题来了，FPGA怎么知道PHY工作在哪种模式？有两种方法。第一是看硬件原理图，PHY芯片的某个配置引脚（比如RX_DLY）可能通过上拉或下拉电阻进行了配置。第二是通过MDIO管理接口去读取或配置PHY芯片的内部寄存器。我强烈建议你两个方法都确认一下，硬件配置是根本，软件读取是验证。我遇到过原理图画的是下拉（非延时模式），但PHY默认寄存器值是延时模式，结果死活不通，最后查手册用MDIO改过来才好的。

2.2 发送时序：数据往哪里去？

发送时序是FPGA产生数据给PHY芯片。同样分为两种模式。

非延时模式下，FPGA产生的TXC时钟边沿需要与TXD和TX_CTL信号的中心对齐。也就是说，当时钟边沿变化时，数据和控信号也应该是稳定的。FPGA需要保证输出到引脚上的时序满足这个关系。

内部延时模式下，PHY芯片会期望FPGA发送的TXD和TX_CTL信号相对于TXC时钟边沿有一个固定的延时（同样是~2ns）。PHY内部会利用这个延时，在时钟边沿的中心点去采样数据。这就要求FPGA在输出数据时，必须主动将这个延时做进去。

这里有一个非常关键且容易混淆的点：接收和发送的模式可以是独立的！ 也就是说，你的PHY可能接收用延时模式（为了提供更好的时序余量给FPGA），而发送用非延时模式（简化FPGA设计）。就像我用的开发板，其PHY芯片的接收端就是延时模式，发送端是非延时模式。所以你不能想当然地认为收发模式一致，一定要根据你的具体硬件和PHY型号来确定。

最后提一下RX_CTL和TX_CTL这两个信号。它们不是简单的使能信号。在RGMII中，RX_CTL = RXDV XOR RXERR， TX_CTL = TXEN XOR TXERR。也就是说，一个信号里同时编码了数据有效和错误指示。在上升沿传输的是使能（DV）信息，在下降沿传输的是使能和错误的异或值。在FPGA侧做转换时，我们需要把它们正确地拆开和合并。