verilog将100mhz分频为1hz_verilog—分频器设计

常用分频器设计

(含

0.5hz

、

1hz

、

2hz

、

100hz

、

1khz

、

100khz

、

1MHZ

)

一、

原理图

二、

程序(输入频率为

50MHZ

)

module divclk(clk,div05hz,div1hz,div2hz,div100hz,div1khz,div10khz,div1mhz);

input clk;

output div05hz,div1hz,div2hz,div100hz,div1khz,div10khz,div1mhz;

reg div05hz,div1hz,div2hz,div100hz,div1khz,div10khz,div1mhz;

reg[4:0] count1;

reg[14:0] count2;

reg[8:0] count3;

reg[7:0] count4;

reg[2:0] count5;

reg[12:0] count6;

reg[10:0] count7;

always @(posedge clk)

begin

if(count1=='d25)