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TI的器件选型及电路指导手册
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  12. 第98期MagPi杂志

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  14. 第102期MagPi杂志

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  17. 第106期MagPi杂志

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  19. 第108期MagPi杂志

  20. 第109期MagPi杂志

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  6. 树莓派Zero W的简化原理图

1994-2019历届全国大学生电子设计竞赛赛题

1994年国赛赛题
1995年国赛赛题
1997年国赛赛题
1999年国赛赛题
2001年国赛赛题
2003年国赛赛题
2005年国赛赛题
2007年国赛赛题
2009年国赛赛题
2011年国赛赛题
2013年国赛赛题
2015年国赛赛题
2017年国赛赛题
2018年省赛赛题

  1. 2018tia.docx - 2018年ti杯大学生电子设计竞赛题a-电流信号检测装置

    1. 2018tia.pdf

  2. 2018tib.docx - 2018年ti杯大学生电子设计竞赛题b-灭火飞行器

    1. 2018tib.pdf

  3. 2018tic.docx - 2018年ti杯大学生电子设计竞赛题c-无线充电电动小车

    1. 2018tic.pdf

  4. 2018tid.docx - 2018年ti杯大学生电子设计竞赛题d-手势识别

    1. 2018tid.pdf

  5. 2018tie.docx - 2018年ti杯大学生电子设计竞赛题e-能量回收装置

    1. 2018tie.pdf

  6. 2018tif.docx - 2018年ti杯大学生电子设计竞赛题f-无线话筒扩音系统

    1. 2018tif.pdf

  7. 2018tig.doc - 2018年ti杯大学生电子设计竞赛题g-简易数字信号时序分析装置

    1. 2018tig.pdf

  8. 2018tih.docx - 2018年ti杯大学生电子设计竞赛题h-简易功率测量装置

    1. 2018tif.pdf

2019年国赛赛题

2020年TI杯省赛赛题

  1. 2020tia.pdf

  2. 2020tib.pdf

  3. 2020tic.pdf

  4. 2020tid.pdf

  5. 2020tie.pdf

  6. 2020tif.pdf

  7. 2020tig.pdf

2021年全国大学生电子设计竞赛通知

2021年国赛赛题

本科组

  1. 数字-模拟信号混合传输收发机(E 题)

  2. 基于互联网的摄像测量系统_d题

  3. 三端口DC-DC变换器（C题）

  4. 三相AC-DC变换电路（B题）

  5. 智能送药小车（F题）数字字模

  6. 信号失真度测量装置（A题）

  7. 智能送药小车（F题）

  8. 植保飞行器（G题）

  9. 用电器分析识别装置（H题）

高职高专组

2023年国赛赛题

本科组

  1. A题:

  2. B题:

  3. C题:

  4. D题:

  5. E题:

  6. F题:

  7. G题:

  8. H题:

高职高专组

  1. I题:

  2. J题:

  3. K题:

固件下载

基于STM32F072的口袋仪器演示固件

  1. 2021年8月1日由硬禾学堂提供的演示固件：2021年8月1日演示固件及下载说明文档

基于LPC485的口袋仪器演示固件

  1. 2021年8月1日由硬禾学堂提供的演示固件：2021年8月1日演示固件及下载说明文档

可下载文件

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#fpga开发
[转]Verilog-2001
qp314的专栏
01-08 1万+
1.Verilog-2001的由来      Verilog HDL 虽然得到了广泛应用，但是人们在应用过程中也发现了Verilog的不少缺陷。在2001年，OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog－95标准缺陷的新的标准。这一扩展版本成为了IEEE1364-2001标准，也就是Verilog 2
01_VHDL基础入门
QQ_778132974的博客
06-27 39
摘要：VHDL是一种硬件描述语言，用于数字电路设计，具有可移植性强、设计效率高等优势。文章介绍了VHDL的发展历程，并与Verilog进行对比。重点讲解了VHDL的基本语法结构，包括实体声明、结构体定义和常用数据类型（如std_logic和std_logic_vector）。此外，还详细说明了逻辑、算术、关系和移位等运算符。最后通过2输入与门和4位二进制比较器两个实战案例，展示了VHDL代码的实际应用，帮助初学者理解数字电路设计的基本流程和方法。
信号处理名词解释
2401_87190807的博客
06-29 217
数字调制技术名词解释
lattice 中Reveal Inserter 中add controller和逻辑分析仪有什么区别么
m0_59337107的博客
07-01 297
在 Lattice 的 Reveal Inserter 中，，用于解决不同类型的问题。
AMD/XILINX(赛灵思)代理现货库存XC7S50-2FGGA484C
2603_95400241的博客
06-29 403
芯片基础：Spartan-7 XC7S50、商用 C 档结温 0℃~+85℃、速度等级 - 2、FGGA484 23×23mm 0.8mm BGA、28nm、Vivado 开发、无 GTP 高速收发器、内置 XADC/AES 加密 / MultiBoot、支持 DDR3、必须外挂 QSPI Flash、无硬件 SEU 纠错。自带 12 位高速 ADC，实时监测芯片温度、各路电源电压、外部传感器模拟量，用于设备过热保护、电源故障告警，节约 ADC、运放、基准源外围器件。双镜像分区远程升级不怕断电变砖；
星载高性能计算平台低纹波抗辐射电源架构设计与ASP4644适配性分析
ANSILIC的博客
07-02 169
星载高性能计算平台对电源系统的纹波抑制、瞬态响应与电压跟踪能力提出了极高要求。本文围绕国科安芯ASP4644四通道降压稳压器，基于该器件数据手册与芯片测试报告中的实测数据，系统分析了其在低纹波输出、动态负载响应、多通道电压跟踪等关键性能指标上的表现。研究结果表明，ASP4644在典型工作条件下的输出纹波可低至4.5mV，负载调整率约为0.4%，动态响应峰峰值约320mV，并具备多通道输出跟踪功能，能够为星载FPGA与处理器供电系统提供符合工程要求的电源解决方案。
基于FPGA的通用化BPSK调制解调模块verilog开发,可配置载波频率,符号速率,滤波滚降系数
fpga/matlab/simulink算法仿真工程
06-27 191
本文介绍了一种基于FPGA的可配置BPSK调制解调系统。该系统通过将二进制比特流映射为正交两路相位调制信号，经根升余弦滤波成型后实现载波调制，接收端通过载波同步、匹配滤波和相位判决恢复原始数据。系统支持通过寄存器配置载波频率、符号速率和滚降系数，具有通用性和灵活性。测试结果表明，该系统在MATLAB和FPGA环境下均能实现良好的调制解调性能，星座图清晰显示了理想调制符号和受噪声影响的接收符号。文章还详细阐述了BPSK的理论基础、FPGA实现步骤和核心程序代码，为相关领域的研究提供了技术参考。
国产多功能高速数字化仪PXIe-7964R FPGA板卡（250M/16bit：4AI+2AO）兼容LabVIEW FPGA软件开发
qq_40694786的博客
06-28 411
1、二合一，同时支持PXIe总线、Ethernet千兆以太网总线通信的高速数字化仪PXIe-7964R系列FPGA RIO板卡诞生了，后发优势，覆盖NI-57xx等FlexRIO系列FPGA板卡，兼容LabVIEW My FPGA开发环境。 2、指标：4通道16位同步并行AI（250MS/s采样率）、2通道16位同步并行AO（250MS/s更新率）、8路双向高速DIO、8路LED灯、PXIe接口、Ethernet千兆以太网接口。
嵌入式系统 VHDL 入门笔记：从语法到状态机
2403_87969572的博客
06-27 475
本文基于个人 VHDL 学习笔记整理，系统介绍硬件描述语言的基本语法与事件驱动原理，并通过逻辑门、多路选择器、数码管编码、表决器、D/JK 触发器、计数器、分频 PWM 及 RGB 状态机等实例，帮助读者从零掌握嵌入式数字电路设计。
【FPGA通信入门】完整2ASK调制解调工程（非相干+相干Costas锁相解调 超详细）（附源码）
nskksms的博客
06-30 357
本文介绍了一个基于FPGA实现的2ASK调制与双解调方案项目。系统包含标准2ASK调制（载波100kHz，码率25kbps）及两种解调方案：非相干解调（包络检波）采用整流+滑动滤波+判决的简易结构；相干解调则通过Costas锁相环实现I/Q正交混频的高精度解调。文章详细解析了各模块设计，包括M序列生成、载波ROM存储、乘法调制，以及解调端的整流、滤波和锁相环等关键电路。重点对比了两种解调方案的特点：非相干解调简单但抗噪性差，相干解调复杂度高但性能优越。项目完整复现了通信原理中的ASK技术，特别适合初学者理解
基于FPGA的通用化2FSK调制解调模块verilog开发,可配置载波频率,符号速率,滤波滚降系数,SNR
最新发布
fpga/matlab/simulink算法仿真工程
07-02 212
基于FPGA的可配置2FSK调制解调系统设计与实现 摘要：本文介绍了一种基于FPGA的通用化2FSK调制解调系统。系统采用正交两路相位调制方案，通过根升余弦滤波抑制带外干扰，支持载波频率、符号速率和滚降系数的寄存器配置。调制端将二进制比特流映射为双极性信号，经DDS载波调制；解调端采用正交下变频、匹配滤波和相位判决恢复原始数据。测试结果表明，该系统可适配不同通信带宽需求，具有抗干扰能力强、实现简单等特点。文章详细阐述了2FSK调制原理、FPGA实现步骤（包括参数配置、星座映射、滤波处理等关键环节），并提供了
从神经元物理连接到FPGA门阵列：生物计算与数字硬件的结构-功能范式对比研究
qq_17829393的博客
07-01 241
研究表明，尽管二者均遵循“连接定义功能”的基本逻辑，但神经元连接的动态自组织性、功能涌现的不可解析性，与FPGA门阵列的静态可编程性、功能的确定性映射形成鲜明对比。近年来，类脑计算的研究试图融合二者优势，因此厘清神经元物理连接与FPGA门阵列的特性差异具有重要的理论与应用价值。二者的对比也引发了对计算本质的思考：生物计算的“涌现性”与数字计算的“确定性”代表了两种不同的计算范式。未来的计算系统可能需要融合二者的优势，在确定性计算的基础上引入一定的涌现性，以实现更高效、更智能的信息处理。关键词：神经元连接；
时钟，UART,DMA,ADC,TIM
2603_95385873的博客
06-30 246
MODBUS时一种基于串行通信的通信协议，旨在为工业现场提供一种通用的通信标准。用来实现不同设备之间的数据交换和控制。一帧modbus协议包含地址域（从机地址），功能码，数据（寄存器地址，和发的内容），差错校验（CRC校验）
[FPGA/VerilogHDL/Xilinx]AXI接口设计说明及参考
nskksms的博客
06-27 339
摘要 AXI（Advanced eXtensible Interface）是ARM AMBA协议中的高性能片内总线，采用5个独立通道（读/写地址、数据、写响应）实现低延迟、高吞吐传输。其特点包括： 单向通道：简化时序，减少延时； 握手机制：VALID/READY信号确保传输同步，VALID不依赖READY，避免死锁； 突发传输：支持FIXED/INCR/WRAP模式，地址自增需对齐4KB边界； 低功耗支持：定义节电模式握手协议； 错误处理：通过BRESP/RRESP反馈传输状态（如OKAY/SLVERR）。
AM,DSB学习
2401_87190807的博客
06-30 284
本文讲述了AM和DSB的一些优缺点以及matlab代码
基于FPGA的vga显示驱动-基础篇
qq_74282390的博客
06-26 398
图像显示设备在日常生活中随处可见，例如家庭电视机、计算机显示屏幕等，这些设 备之所以能够显示我们需要的数据图像信息，归功于视频传输接口。常见的视频传输接口 有三种：VGA 接口、DVI 接口和 HDMI 接口，目前的显示设备都配有这三种视频传输接 口。三类视频接口的发展历程为VGA→DVI→HDMI。其中VGA接口出现最早，只能传输模拟图像信号；随后出现的 DVI接口又分为三类：DVI-A、DVI-D、DVI-I，分别可传输纯模拟图像信号、纯数字图像信号和兼容模拟、数字图像信号；最后的。
FPGA的GT高速收发器
nskksms的博客
06-28 166
GT高速收发器的IP Example已经具有相当完备的功能。后续操作只需要对该模板进行修改即可，若想要发送自己想要的序列，只需要改动FPGA1_GTH_Interface_GT_FRAME_GEN.v文件即可。若想要改变接受序列及后续操作，只需要改FPGA1_GTH_Interface_GT_FRAME_CHECK.v文件即可。有关时钟相关内容将在下一篇笔记在叙述强烈建议学习过程中，阅读完各种各样的博客，有了大致概念之后就开始阅读User Guide。
FIR 数字滤波器 --verilog设计实现
nskksms的博客
07-01 261
本文介绍了基于FPGA的7阶串行FIR低通滤波器设计与实现。采用直接型结构，系统时钟32MHz，采样率4MHz（32MHz/8阶）。设计流程包括：1）MATLAB设计巴特沃斯模拟滤波器（截止频率1MHz）；2）使用FilterDesigner工具生成8位量化窗函数系数；3）Verilog实现串行乘累加结构，通过移位寄存器处理数据流；4）仿真验证，输入为0.5MHz+1.8MHz混合信号，输出成功滤除1.8MHz成分。该设计展示了FPGA实现数字滤波器的完整流程，重点说明了串行结构的时序控制与数据量化处理方法
时钟控制器和TIM、DMA、ADC、UART控制器
azwsm的博客
06-29 262
RC振荡器： • RC振荡器的优点是成本低，启动速度要比晶振快，但是精度没有晶振/陶 瓷谐振器高。无源晶体振荡器： 工作原理是基于压电效应和共振原理交互作用而产生的。需要借助于 时钟电路才能产生振荡信号，自身无法振荡起来。有源晶体振荡器： 内部是一个完整的振荡电路，原理与无源晶振类似，有源晶振需要外 部电源供电才能起振。内部时钟源： HSI 内部高速时钟源 LSI 内部低速时钟源外部时钟源： HSE 外部高速时钟源 LSE 外部低速时钟源。
Zynq FPGA CNN加速实践：卷积+池化级联调试全记录，打通完整CNN卷积块
瘦子
06-28 347
本次核心目标：通过 AXI-Stream 总线完成两级算子的串行级联，跑通「卷积 → 池化」标准 CNN 卷积块的端到端硬件加速，验证数据通路、尺寸匹配、多帧稳定性的全链路正确性，为后续堆叠完整网络打下基础。。
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