glitch free（时钟无毛刺切换）电路

最新推荐文章于 2026-06-18 22:31:57 发布

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本文探讨了在FPGA中实现glitch-free时钟切换的技术，以确保无毛刺和亚稳态的产生。文章介绍了三种方案：方案1通过查看内部LUT3结构图，发现存在毛刺；方案2在时钟低电平时切换，但在某些情况下可能产生亚稳态；方案3通过延时一拍来解决亚稳态问题，优化后的设计减少了门电路的使用。

知网：glitch free的时钟切换技术
无毛刺切换要求
1、都在低电平时切换
2、没有亚稳态
设计过程：

方案1

最先想到：

module glitchfree(
input clk1,
input clk2,
input select,
output clk
    );
assign clk=select?clk1:clk2;
endmodule

view technology schematic
在这里插入图片描述
这个是lut3内部结构图

测试

module tt;

	// Inputs
	reg clk1;
	reg clk2;
	reg select;

	// Outputs
	wire clk;

	// Instantiate the Unit Under Test (UUT)
	 glitchfree uut (
		.clk1(clk1), 
		.clk2(clk2), 
		.select(select), 
		.clk(clk)
	);

	initial begin
		clk1 = 0;
		clk2 = 0;
		select = 0;
		#100