FPGA设计陷阱：锁存器（Latch）的成因、危害与规避策略

1. 什么是锁存器？从组合逻辑的陷阱说起

我刚接触FPGA设计时，曾经踩过一个坑：写了一个简单的组合逻辑模块，仿真时功能正常，但实际烧录到FPGA后却出现了随机性错误。后来用综合工具一检查，才发现代码中意外生成了锁存器（Latch）。这个问题困扰了我好几天，最后才发现是因为一个if语句缺少了else分支。

锁存器到底是什么？简单来说，它是一种电平敏感的存储元件，能够在特定条件下"锁住"数据。与时钟边沿触发的触发器不同，锁存器在使能信号有效期间是"透明"的——输出会直接跟随输入变化；只有当使能信号无效时，才会保持当前值。

在FPGA设计中，我们通常希望构建的是纯组合逻辑或者时序逻辑，而不是这种半吊子的存储元件。意外产生的锁存器就像电路中的隐形炸弹，随时可能引爆各种奇怪的问题。

2. 锁存器是如何产生的？代码中的常见陷阱

2.1 不完整的条件语句

这是产生锁存器的最常见原因。当使用if或case语句描述组合逻辑时，如果没有覆盖所有可能的输入情况，综合工具就会推断需要存储之前的值，从而生成锁存器。

来看一个典型的错误示例：

// 会产生锁存器的代码
always @(*) begin
    if (enable) begin
        data_out = data_in;
    end
    // 缺少else分支！
end

这段代码的本意可能是：当enable为高电平时，输出等于输入；当enable为低电平时，希望保持原值。但正是这种"保持原值"的隐含意图，让综合工具生成了锁存器。

正确的写法应该是：

// 正确的组合逻辑写法
always @(*) begin
    if (enable) begin
        data_out = data_in;
    end else begin
        data_out = 1'b0; // 或者其它默认值
    end
end