SerDes interface参考设计_SERDES的简介（2）

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本文介绍了SerDes的基本结构和类型，如并行时钟、8B10B编码、嵌入式时钟和位交错SerDes。重点讨论了8B10B编码SerDes，指出其在高速通信中的优势。同时，概述了国内外SerDes技术的研究现状，强调了产品集成化和高速化的趋势，并列举了国内高校在SerDes领域的研究成果。

2   SERDES的简介

2.1   SERDES结构简介

SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。这种点对点的通信技术可以提升信号的传输速度，并且降低通信成本。

SerDes 结构大致可以分为四类：

并行时钟SerDes：将并行宽总线串行化为多个差分信号对，传送与数据并联的时钟，容易实现。


8B/10B 编码SerDes：将每个数据字节映射到10bit代码，然后将其串行化为单一信号对。10位代码是这样定义的：为接收器时钟恢复提供足够的转换，并且保证直流平衡（即发送相等数量的‘1’和‘0’）。这些属性使8B/10BSerDes 能够在有损耗的互连和光纤传输中以较少的信号失真高速运行；

标签
#serdes CDR #8B10B编码 #fpga #京微雅格国产FPGA #国产FPGA
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风之伤
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1x 2x 4x 指使用的serdes的数量 1x serDes的速率是1.25G  SGMII interfaces are offered via the SerDes interface signals. sgmii是串行介质独立媒体接口，一般是phy和mac间的接口。 eTSEC作为MAC层，配置接口如果为RGMII一般外部接PHY 如果支持SG
从USB到PCIe：聊聊那些年我们用过的SerDes技术，以及它如何悄悄改变了硬件设计
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SERDES 高速接口
tangzhangyin的专栏
01-28 1442
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SerDes interface参考设计_接口结构（3）
yijingjijng的博客
08-27 5448
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SerDes interface参考设计_设计简介（1）
yijingjijng的博客
08-27 6004
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SerDes interface参考设计_CDR设计（5）
cy413026的博客
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SerDes interface参考设计_8b/10b编/解码设计（4）
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08-27 6218
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SerDes interface参考设计_设计功能模块（6）
yijingjijng的博客
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yijingjijng的博客
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SerDes 基础详解
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一、SERDES的作用 1.1并行总线接口 在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。 随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。 a)、时钟到达两个芯片的传播延时不相等(clock skew) b)、并行数据各个bit的传播延时不相等(data skew) c)、时钟的传播延时和数据的传播延时不一致(skew between data and clock) ...
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Skylar
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spi iic和串口的区别_GMII、SGMII和SerDes的区别和联系
weixin_39741101的博客
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GMII、SGMII和SerDes的区别和联系？GMII和SGMII区别，上一篇已经介绍了，这一篇重点介绍SGMII和SerDes区别。GMII和SGMIIGMII在MII接口基础上提升了数据位宽和Clock频率成为1000Mbps接口RXD[7:0]、TXD[7:0]TX_ER、TX_ENRX_ER、RX_DVGTX_CLK、RX_CLKCRS、COLClock=125MHz数据位宽8...
SFI（SerDes Framer Interface）详解
SDJ_success的博客
03-06 2366
SFI（
SerDes interface参考设计_测试实验（7）
yijingjijng的博客
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7   测试实验 7.1   传输测试 测试1：系统时钟为？MHz，采用3.3VLCOMSIO进行数据传输，发送端发送8位的累加值，传输后经过在接受端对数据进行恢复并判断，测试平台为hr03的evb板，数据线为普通的杜邦线，线长约15cm。 系统时钟 测试时间 错误数据个数 20M 1h 0 80M
【学习笔记】Serdes中的高速接口设计
qq_36045093的博客
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深入了解信号与信道的交互方式，及其带宽限制特性对信号产生的影响在频域和时域的体现。据此结合信道的衰减特性，确定设计目标参数，以及指导接口电路的设计和信道仿真模型的选取。 2) 针对性地研究了几种带宽拓展技术和均衡技术，对其电路特性和应用条件进行了分析和比较。为本文特定工艺条件下的高速收发器的设计提供了技术支持。 3) 根据 0.13μm CMOS 工艺的具体条件，在发射端中采用了前馈源极跟随器和后馈源极跟随器，以及具有阻抗匹配和电感峰化的CML（电流模）驱动器。在接收器中，采用了具有电感峰化和电
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