【计算机组成原理 学习总结】第三章 存储系统（2）

3.5并行存储器

3.5.1双端口存储器

（1）双端口存储器的逻辑结构

双端口存储器由于同一个存储器具有两组相互 独立的读写控制电路而得名

（2）无冲突读写控制

当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可对 整个存储器进行存取，每一个端口都有自己的片选控制(CE) 和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打 开输出驱动器，由存储矩阵读出的数据就出现在I/O线上

（3）有冲突读写控制

当两个端口同时存取存储器同一存储单元时，便发生读 写冲突。为解决此问题，特设置了BUSY标志。在这种情况 下，片上的判断逻辑可以决定对哪个端口优先进行读写操作， 而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)， 即暂时关闭此端口

（4）有冲突读写控制判断方法

①如果地址匹配且在CE之前有效，片上的控制逻辑 在CEL和CER之间进行判断来选择端口(CE判断)

②如果CE在地址匹配之前变低，片上的控制逻辑在 左、右地址间进行判断来选择端口(地址有效判断)。 无论采用哪种判断方式，延迟端口的BUSY标 志都将置位而关闭此端口，而当允许存取的端口完 成操作时，延迟端口BUSY标志才进行复位而打开 此端口

3.5.2 多模块交叉存储器

（1）存储器的模块化组织

（2）多模块交叉存储器的基本结构

上图为四模块交叉存储器结 构框图。主存被分成4个相互独 立、容量相同的模块M0，M1， M2，M3，每个模块都有自己的 读写控制电路、地址寄存器和数 据寄存器，各自以等同的方式与 CPU传送信息。在理想情况下， 如果程序段或数据块都是连续地 在主存中存取，那么将大大提高 主存的访问速度。

3.6cache存储器

3.6.1cache基本原理

（1）cache的功能

①解决CPU和主存之间的速度不匹配问题

一般采用高速的SRAM构成

CPU和主存之间的速度差别很大采用两级或多级 Cache系统

早期的一级Cache在CPU内，二级在主板上，现在的CPU内带L1 Cache和L2 Cache

全由硬件调度，对用户透明

②CPU与存储器系统的关系