SystemVerilog中的类型转换

SystemVerilog中的类型转换（Casting）允许在不同数据类型之间进行显式或隐式的值转换。

1. 显式类型转换（Explicit Casting）

通过type'(expression)语法实现，强制将表达式的结果转换为指定类型。
适用场景：避免隐式转换的潜在问题，或需要明确转换意图时。

示例1：整数转字符串

int num = 65;
string s = string'(num);  // 显式转换，s = "A"（ASCII 65）

示例2：实数转整数

real r = 3.14;
int i = int'(r);          // 显式转换，i = 3（截断小数）

示例3：位宽调整

logic [15:0] data = 16'hA5;
byte b = byte'(data);      // 显式截断，b = 8'hA5

示例4：转换类型为正整数常量

若转换类型是正整数常量表达式，括号内表达式需按指定大小填充或截断。若指定大小为零或负数，属于错误。

17'(x - 2)  // 将表达