Verilog RTL 新手代码设计 （计数器、状态机、移位寄存器）

9.计数器

首先编写Verilog代码如下：

//////////////////// 计数器代码  /////////////////////////

module top(
  RST   , // 异步复位， 高有效
  CLK   , // 时钟，上升沿有效
  EN    , // 输入的计数使能，高有效
  CLR   , // 输入的清零信号，高有效
  LOAD  , // 输入的数据加载使能信号，高有效
  DATA  , // 输入的加载数据信号
  CNTVAL, // 输出的计数值信号
  OV    );// 计数溢出信号，计数值为最大值时该信号为1

input RST   , CLK   , EN    , CLR   , LOAD  ;                                                                                              
input [3:0] DATA ;
output [3:0] CNTVAL;
output OV;   

reg [3:0] CNTVAL, cnt_next;
reg OV;
// 电路编译参数，最大计数值
parameter CNT_MAX_VAL = 9;

// 组合逻辑，生成cnt_next
// 计数使能最优先，清零第二优先，加载第三优先
always @(EN or CLR or LOAD or DATA or CNTVAL) begin
  if(EN) begin    // 使能有效
    if(CLR) begin // 清零有效
      cnt_next = 0;
    end
    else begin  // 清零无效
      if(LOAD) begin // 加载有效
        cnt_next = DATA;
      end
      else begin     // 加载无效，正常计数
        // 使能有效，清零和加载都无效，根据当前计数值计算下一值
        if(CNTVAL < CNT_MAX_VAL) begin // 未计数到最大值， 下一值加1
          cnt_next = CNTVAL + 1'b1;
        end
        else begin // 计数到最大值，下一计数值为0
          cnt_next = 0;
        end
      end // else LOAD
    end  // else CLR
  end // if EN
  else begin  // 使能无效，计数值保持不动
    cnt_next = CNTVAL;
  end // else EN
end

// 时序逻辑 更新下一时钟周期的计数值
// CNTVAL 会被编译为D触发器
always @ (posedge CLK or posedge RST) begin
  if(RST) 
    CNTVAL <= 0;
  else
    CNTVAL <= cnt_next;
end

// 组合逻辑，生成OV
always @ (CNTVAL) begin
  if(CNTVAL == CNT_MAX_VAL) 
    OV = 1;
  else
    OV = 0;
end

endmodule

RTL View：

波形仿真：

设计一个最简单的计数器，只有一个CLK输入和一个OVerflow输出，当计数到最大值的时钟周期CLK输出1

Verilog代码如下：

module top(
CLK,
CNTVAL,
OV);

input CLK;
output [3:0] CNTVAL;
output OV;

parameter CNT_MAX_VAL = 9;

reg [3:0] CNTVAL;
reg OV;

always @(posedge CLK)
begin
  if(CNTVAL