Vivado中调用vcs + dev或者VCS + verdi仿真方法详解

本文详细介绍如何在Vivado环境中设置并使用VCS进行FPGA项目的仿真验证,包括生成波形文件的方法、配置第三方仿真器的具体步骤以及导出VCS仿真脚本的过程。

本文首发于hifpga.com

 

注:用vcs仿真如果要查看波形,首先要在testbench中加入生成波形文件的语句,在仿真时需要传入参数 "+define+FSDB",当然也可以直接写死。

`ifdef FSDB
initial begin
	$fsdbDumpfile("tb_counter.fsdb");
	$fsdbDumpvars;
end
`endif

方法1只能用dve观察波形,方法2 dve/Verdi都可以

1 vivado中直接调用vcs仿真

  1. 编译仿真库

这里是编译xilinx的原语、IP等,编译完成之后在该目录下生成一个仿真初始化文件,VCS对应synopsys_sim.setup文件。其内部会标注vcs仿真使用的仿真库与调用的IP位置,所以生成了仿真库就不要移动了。

点击Tools > Compile simulation libraries 弹出

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