DDR5 SDRAM突发长度、类型与顺序详解（JEDEC Standard No.79-5D第4.2章完整版）

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本文完整整理自JEDEC Standard No.79-5D标准文档第4.2章节，聚焦DDR5 SDRAM的突发长度（Burst Length）、突发类型（Burst Type）及突发地址顺序（Burst Order），技术细节与原文完全一致，结构清晰易读，可直接用于技术分享或工程实践参考。

4.2 突发长度、类型与顺序（Burst Length, Type, and Order）

DDR5 SDRAM的突发访问仅支持顺序突发（Sequential），不支持交错突发（Interleaved）。突发长度、类型及地址顺序由模式寄存器MR0的配置和起始列地址决定，核心规则与操作细节如下。

核心基础规则

1. 突发类型：仅支持顺序突发（SEQ），无交错突发选项。

2. 突发长度配置：由MR0的OP[1:0]定义，支持4种选项：

   • BC8 OTF（On-the-Fly）：动态8突发

   • BL16：固定16突发（默认）

   • BL32（可选）：固定32突发（仅x4器件支持）

   • BL32 OTF（可选）：动态32突发（仅x4器件支持）

3. 顺序规则：突发地址序列由“突发长度+起始列地址（C3~C0）”共同决定，具体序列见下文表格。

4.2.1 读突发类型与顺序（Read Burst Type and Burst Order）

读突发的地址顺序和数据输出序列由突发长度、起始列地址（C3~C0）决定，不同配置下的具体表现如下表所示。

Table 32 - Burst Type and Burst Order for READ（读突发类型与顺序表）

读突发关键备注

• V：有效逻辑电平（0或1），但对应输入缓冲忽略该引脚电平。

• T：数据（DQ）和选通（DQS）输出驱动处于高阻态。

• 突发长度BC8对应“动态8突发”，BL16对应“固定16突发”，序列严格按顺序执行。

4.2.2 写突发类型与顺序（Write Burst Type and Burst Order）

写突发的地址顺序和数据输入序列规则与读突发一致，不同配置下的具体表现如下表所示。

Table 33 - Burst Type and Burst Order for WRITE（写突发类型与顺序表）

写突发关键备注

• X：无关项，主机可任意驱动该时段的DQ信号。

• 写突发的起始列地址影响数据存储的地址序列，与读突发保持一致的顺序逻辑。

• 突发长度BC8和BL16的写序列严格遵循顺序突发规则，无交错选项。

4.2.3 可选BL32模式（Optional BL32 Mode）

DDR5 SDRAM仅为x4器件提供可选的BL32模式，包括“固定BL32模式”和“BL32 OTF模式”，核心规则与突发序列如下。

核心限制与特性

1. 适用范围：仅x4器件支持，x8/x16器件不支持BL32相关模式。

2. 模式分类：

   • 固定BL32：通过MR0 OP[1:0]=10B配置

   • BL32 OTF：通过MR0 OP[1:0]=11B配置（动态切换）

3. 特殊时序：BL32 OTF模式下执行BL16操作时，内部写操作比固定BL32模式提前8个时钟周期，tWR（写恢复时间）和tWTR（写转读延迟）的起始点需相应提前。

可选BL32模式读突发顺序

Table 34 - Burst Type and Burst Order for READ BL32（BL32模式读突发类型与顺序表）

可选BL32模式写突发顺序

Table 35 - Burst Type and Burst Order for WRITE BL32（BL32模式写突发类型与顺序表）

可选BL32模式关键备注

1. BL32 OTF模式下，BL16操作的内部写时序提前8个时钟，需重新校准tWR和tWTR的计时起点。

2. 读突发序列中，X表示超出BL16长度的时段无数据输出，DQ保持高阻。

3. 写突发序列中，X表示超出BL16长度的时段为无关项，主机无需驱动DQ信号。

4.2章节关键备注汇总

1. DDR5仅支持顺序突发，不支持交错突发，所有突发操作的地址序列严格按顺序执行。

2. 突发长度由MR0 OP[1:0]配置，BC8 OTF和BL32 OTF为动态模式，BL16为默认固定模式。

3. 可选BL32模式仅适用于x4器件，x8/x16器件无此功能。

4. 读突发中的T表示高阻态，写突发中的X表示无关项，需结合时序要求合理设计主机驱动逻辑。

5. BL32 OTF模式下的BL16操作需注意内部时序偏移，避免tWR和tWTR参数配置错误。

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