Cadence Calibre版图基本操作（反相器版图、DRC、LVS）（来自赵四火视频）

原创 已于 2024-07-08 15:02:26 修改 · 1.4w 阅读 · 209 ·
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于 2024-07-08 14:31:55 首次发布

反相器版图 

 画版图其实就是画通孔和金属层，把器件相连起来

AA层：有源区

GT层：栅端、poly

CT层：通孔

M1层：金属层

DNW层：N井

SN层：N注入

SP层：P注入

Instances：生成器件，必选

I/O Pins:生成PIN端口，必选

PR Boundary:生成芯片边界，可选可不选

让PIN端口生成到M1金属层上，一般是M2，电路复杂的话

关于Layer Purpose：比如smic的工艺就在txt层;台积电工艺在pin层

shift+F：显示版图

A：点到中间的黄点，居中对齐

NV：只显示所选图层

M：加上F3，选择，可以任意移动位置

SHIFT+K，清除页面所有标尺

按住K再按fn+F3可以调节标尺属性。任何操作加F3都是调节操作属性

打通孔：按O

因为有DRC规则的距离要求，两个版图离得远一点好

1、连接GT层的两种方法

1、R：画GT，从而将GT层连接起来

2、P:连GT

2、连out

因为out是输出的，所以连出去

3、关于体端

一般是先画好其他部分后，然后调出体端，统一加体端。不然的话，会浪费很多面积。

做芯片时候，所有的nmos的体端都是接gnd或者VSS;所有的pmos的体端都是接VDD

画体端两种方法

1、对器件按住Q，弹出

 2、在菜单栏点：第一次画时候，Create——Multipart Path——F3（笔记本fn+F3）

width的选择

画体端要选择一个最基础的层级，层级要确定宽度（width）,长度自己画的

调出体端（厂家给的标准答案）——发现附着层是AA层（红色部分）——所以点击Multipart Path之前右边选中，附着层(基准层）就是AA层了

测量两端距离：按住K

所以width=0.42

其他距离也要测量

点进这里面确定其他距离

Enclosure Subpath:选择附着层上还有哪些层级，由图知：有SN drw层、M1层、DNW层

选择SN drw层

Enclosur:向AA层内的距离

向外的：Enclosur=-0.18

超过了0.18  Begin Offset=End Offset=0.18

选择M1层

Enclosure=0.05

Begin Offset=End Offset=-0.04

点add，最后点Apply

然后改个Template Name,点击Save Template默认保持就好，保存位置就是在新建文件夹里面

完成这一步后，在右边选中AA层后，点击Multipart Path。显示如下，还未打入通孔

打通孔

通孔到有源区的距离，通孔间的距离，通孔中心（有源区中心）的长度，通孔长宽

在Subrectangle里设置

Begin Offset=End Offset=-0.165,在有源区里面为负值 

Wtdth=0.22 Length=0.22 通孔的宽和长

Space=0.45,通孔间的距离

然后单击ADD和APPLY

SHIFT+K，清除页面所有标尺

按住K再按fn+F3可以调节标尺属性。任何操作加F3都是调节操作属性

PIN脚的放置（一般在金属2上，作为外围的接口）

这儿比较简单，就放在金属1上，节约成本

加号一定要在框框里面，检查label位置是看加号

1、先打LABEI，按L  LABEL给人看的，对工艺没影响

如果LABEL不显示，然后放在相应位置。十字加号要放在里面

放置IN时候，需要放一个过孔（VIA），从而提供电位。因为不能直接放在POLY（GT层）

打通孔：按O

打M1到GT的通孔选择几排几列

选个2排一列，建议多打点，可能是dummy？

不用太对齐

画P&R boundary

DRC规则：工艺加工的规则

LVS验证：检查版图和电路图是否一致

默认整个黑色区域都是P_sub 但是PMOS要被N_well包围。即被DNW层包围

选中DNW，按下R，包住PMOS

尽量离远一点，方便过DRC。按住S，选定想拉动的线，从而拉动。

DRC验证

先导入drc规则文件库和确定DRC运行过程中产生文件的目录

红圈内必须选中，然后Run DRC

DRC错误1：GT层未被ONO覆盖

 

DRC错误2：NMOS没加上衬底

 

 用TPW包围NMOS，去大一点

出现density，金属密度的DRC错误，暂且不管

DRC错误检查完后，SAVE Runset

LVS验证（本质是版图mental的连接和电路图是否一一对应）

通过先将电路图抽象成一个网表，再将网表和版图验证是否一一对应 

和DRC一样，专门建立文件夹放文件

 

生成网表

网表是电路一个表现形式，这儿是网表的放置路径

CIW界面，在Export，点击CDL（网表）

“.”指的是当前文件夹 ，所以需要新建一个文件夹CDL专门放文件。

一定要命名  XXX.cdl导出CDL需要器件库的文件

导入网表

回到LVS配置框里

打开LVS Options和版图、电路图对应

LVS开始验证

绿色笑脸，说明提取成功 

检测电源和地的名字是否匹配

如果p_sub或者N井浮空会报错

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