基于 Xilinx 提供的 BUFGCE 的门控时钟设计

1 BUFGCE 简介

1.1 Xilinx 文档原文

        与 BUFG 不同，BUFGCE 由一个时钟输入、一个时钟输出、一个时钟使能信号构成。这个原语基于 BUFGCTRL 并以一些引脚连接逻辑高电位和低电位。图 2-7 表明了 BUFGCE 和 BUFGCTRL 的关联。LOC 约束可用于手动布置 BUFGCE 和 BUFGCE_1 的位置。

        使能信号线路使用了 BUFGCTRL 的 CE 引脚，使能信号必须满足预设时间的要求。违反此预设时间会产生毛刺。

1.2 BUFGCE 的作用

        BUFGCE 是带有时钟使能信号的全局缓冲。它有一个输入时钟 I 、一个时钟使能信号端 CE 和一个输出时钟 O 。只有当 BUFGCE 的 CE 端有效 ( 高电平 ) 时，BUFGCE 才有输出。

1.3 BUFGCE 的延迟

        从图 2-8 可以看出，在 CE 为高时，O 端的输出信号会跟随 I 端的输入信号变化。

        当 CE 为高。I 端信号上升沿结束到达高电平的时刻，O 端信号的上升沿开始，经过相同的上升沿时间后到达高电平。同样，在 I 端信号下降沿结束到低电平的时刻，O 端信号的下降沿开始，经过相同的下降沿时间后到达低电平。也就是说，O 端信号跟随 I 端信号变化总会落后一个时钟沿的时间。

2 BUFG 设计实例

2.1 实例功能需求