[systemverilog]2_interface_clocking

1.interface

（1）interface可以在硬件环境和软件环境中传递，例如作为module的端口列表，也可以作为软件方法的形式参数。

（2）interface的优势

• 将有关信号封装在同个接口中，如果需要新添加信号，只需要在接口中定义这个信号，对于设计和验证环境都便于维护和使用。

• 由于接口既可以在硬件世界（module）中使用，又可以在软件世界（class）中使用。在软件世界中不能例化interface，但可以用指针找到interface的实例及其变量。

• interface定义和module类似，它可以定义端口，也可以定义双相信号；可以使用initial和always，也可以定义function和task；在interface的端口列表中只需要定义时钟、复位等公用信号，或者不定义任何端口信号，转而在变量列表中定义各个需要跟DUT和TB连接的logic变量，为了简单，推荐使用logic来定义变量。

• interface可以结合parameter（参数化方式）提高复用性。

（3）interface和module的不同

module中可以例化module和interface，但是interface不能例化module。

（4）interface的例化

2.竞争问题

（1）竞争冒险问题（例子）

• 当显示a=1时，b也会显示1。