systemverilog 宏定义 `define

前言

本文主要记录一下systemverilog中`define宏定义的使用，主要介绍带参数的宏传递方法。

0 为什么要用宏定义

用宏定义主要是可以简化代码。
例如有如下for循环代码，经过宏定义后，就可以简化。

1 标准中关于`define宏的介绍

在《SystemVerilog_3.1a》标准中，关于`define宏的描述如下所示：

可以看到，在systemverilog中，define宏包含三个关键的特殊符号。

1.1 特殊符号（顿号引号）

`"    //这个符号表示一个特殊的引号，引号内部的变量也会被替换

1.2 特殊符号（顿号顿号）

``    //分隔词，标记而不引入空白，允许从参数构造标识符，在宏定义的变量前后都加上这个符号，就可以实现变量的整体替换。

1.3 特殊符号（顿号反斜杠顿号引号）

`\`"  //表示展开时包含转义序列，转义出来就是\"符号