【Vivado】解决问题： [Synth 8-685] variable ‘led‘ should not be used in output port connection [“……“]

综合报错 [Synth 8-685] variable 'line_cnt_d5' should not be used in output port connection

出问题的信号【led】为输出信号，在子模块中定义为reg型，在顶层模块中也定义成了reg型。在顶层模块中将出问题的信号修改为wire类型。

[Synth 8-685] variable ‘reg_clkd1’ should not be used in output port connection vio模块端口输出不能到REG寄存器，可以重新定义一个 wire 型，与你想控制的逻辑相或，逻辑功能一样。

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。 PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！ Error描述： [Place 30-602] IO port 'InClk' is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: u_DispTop/u_D...

一些个人错误记录，希望不再犯的蠢错误。

针对少字母的问题，如何找出出错的位置，在sim\behav\xsim中的xvlog.log中查出错误所在位置进行修改即可。解决方法：错误原因为仿真代码敲错，少敲个字母，或者例化没给名称。

should not be used in output port 出现了这个错误，很奇怪。我在顶层文件里面明明是输出连输出，却出现了错误。 后来才发现顶层文件不能定义为reg型，就算它在下层文件里面是reg型，在顶层文件它只是一根线。所以要定义为wire型 ...

/* set GPIO0 for RSSI interrupt / CCA */txbuf[0] = CMD_GPIO_PIN_CFG;txbuf[1] = 27; /* GPIO[0] = 27: CCA or 37: CCA_LATCH */txbuf[2] = 0; /* GPIO[1] = DONOTHING */txbuf[3] = 0; /* GPIO[2] = DONOTHING *...

废话不多说，我们在使用vivado软件进行Run Synthesis综合时，出现这个错误**[Synth 8-91] ambiguous clock in event control** 如下图所示 在网上找了一波，改了一波，发现并没有消掉错误，头比较大，最终还是成功解决掉了。 找了一下，定位在这个always块，我们通常习惯边缘触发，时钟上升沿和复位下降沿写到一起，但是，在always块里面并没有初始化的一些变量，也就是我们并没有用到rst_n，所以综合的时候就会报出上面的错误，将触发模式更改...

verilog报错汇总（1）

池化层的作用： 缩减模型的大小，提高运算速度 提高所提取特征的鲁棒性 池化层只是计算神经网络某一层的静态属性，没有需要学习的参数。 最大池化 最大池化的实际作用就是： 如果在过滤器中提取到某个特征，那么保留其最大值。如果没有提取到这个特征，可能相应部分不存在这个特征。 必须承认，人们使用最大池化的主要原因是其在很多试验中效果都很好。尽管刚刚描述的直观理解经常被引用，I don’t know ...

单一误差分析 假设我们面对一个猫分类器的准确率不够的原因。 队友看了一下算法分类出错的例子，注意到算法将一些够狗分类为猫。 在这种条件下，我们应不应该做一个项目专门处理狗？比如搜集更多的狗的图片，或者设计一些只处理狗的算法功能之类的，从而使得猫分类器在狗图上做得更好（狗不再被分类成猫）。 有一个误差分析流程，可以让我们很快知道这个方向是否值得努力。 首先收集比如100个标记错误的开发集（dev...

参考了python文档argparse- 用于命令行选项，参数和子命令的解析器和一篇非常非常优秀的博客python命令行解析模块argpars。 该argparse模块可以轻松编写用户友好的命令行界面。该程序定义了它需要的参数，argparse 并将弄清楚如何解析它们sys.argv。argparse 当用户给程序提供无效参数时，该模块还会自动生成帮助和使用消息并发出错误。 首先导入函数库： im...

一个典型的神经网络 第一卷积层Conv1输入数据：32×32×3。 第一卷积层Conv1过滤器：维度5×5，步长1，填充0，过滤器6个。 输出维度为32-5+1=28×28×6 第一池化层Pool1输入数据：28×28×6。 第一池化层Pool1过滤器：维度2×2，步长2，填充0。 输出维度为28/2=14×14×6 第二卷积层Conv2输入数据：14×14×6。 第一卷积层Conv2...

Rs232_Tx端口类型定义错误，应将reg型改为wire型

在跑vivado，代码正确，但却没输出，出现上述warning。问题可能是子模块输出的引脚又被上层模块无任何处理再次输出。