数字IC全流程全局观（通识内容）

一款数字芯片是如何从想法一步步变成现实产品的呢？这中间有哪些阶段？

需求分析：

设计公司（fabless）通过调研市场，确定产品芯片的功能和性能

功能：该款芯片需要实现哪些功能

性能：该款芯片运行的速度，支持的最高时钟频率

功能架构：

处理器内核选择：是采用ARM还是RISC_V （soc芯片：system on chip）

总线标准协议选择：AHB、AHP、AXI

软硬件划分：确定功能是由硬件实现还是软件实现

硬件实现：速度快，并行运行，灵活性差

软件实现：速度较慢，灵活性高

其它：电压高低，引脚数目、时钟频率、温度范围、所用工艺

RTL建模：

使用HDL语言（verilog或者vhdl）对电路进行建模，小范围也可以通过原理图输入的方式。

功能验证：

通过实例化待测模块并对其施加激励观测输出来验证电路在逻辑功能上是否正确

常用工具：Modelsim、VCS、Vivado

逻辑综合：

通过对RTL施加一定的约束条件来引导综合器将RTL转换成特定工艺下的门级网表。该过程主要分为三个阶段。阶段一：translate将RTL装换成工艺无关的gtech形式的门级网表。阶段二：mapping将第一个阶段的门级网表映射成特定工艺（该芯片选择的工艺）下的门级网表，映射过程不会改变电路的拓扑结构。第三个阶段：optimization对第二个阶段的门级网表优化成满足时序约束的电路结构，该过程可能会替换门级电路，优化电路结构。

逻辑综合是一个至关重要的阶段，决定最终的成败。

常用工具：Design Compiler

静态时序分析STA：

验证时序的正确性，不考虑功能。确保不会出现建立时间、保持时间的违例。

常用工具：Prime Time

形式验证：

确保逻辑综合过程没有改变电路的功能，网表转换之间功能具有一致性。

常用工具：Synopsys Formility