VCS报告错误：Error-[SFCOR] Source file cannot be opened

问题信息：

VCS版本：Version L-2016.06_Full64

报错内容：

Error-[SFCOR] Source file cannot be opened
  Source file "../../pre_sim/rtl/defines.v" cannot be opened for reading due 
  to 'No such file or directory'.
  Please fix above issue and compile again.
  "../../../pre_sim/tb/single_data_sync_tran.v", 14
  Source info: `include "../../pre_sim/rtl/defines.v"

1 error

出现该问题的环境是我在调用某一个tb.v代码时，需要把defines.v文件也include进去。

`timescale 1ns/1ns
`include "../../pre_sim/rtl/defines.v"


module single_data_sync_tran(
    input clk,
    input rst_n,
    input data_sync_tran_en,
    input [38:0] ctrl_data,
    output ctrl_bit,
    output fsync,
    output lsync
);

明明我的路径相对于该tb文件本身是正确的，为什么还会报错呢？

问题原因

原因是VCS在检查.v文件中的include时，是以VCS命令被执行的路径为参考的，而不是以tb文件所在的路径为参考的，如果我将上图中的

`include "../../pre_sim/rtl/defines.v"

更改为<