Verilog中inout的使用

刚开始学，用到inout，记录一下

只写核心部分

inout			  	 data；

reg inout_ctrl;//控制输入输出模式
reg data_out；//输出模式时需要输出的数值
//当inout_ctrl为1，输出data_out，为0，为高阻态即输入模式
assign data = inout_ctrl?data_out:1'bz;

testbench：

wire      data;

reg ctrl;//控制data输入输出
reg data_out2;//data输入模式时给予的输入信号
//需要注意此处ctrl应该与上面的inout_ctrl反过来，即当inout_ctrl为1，data输出时，此处ctrl应该为0高阻态，当inout_ctrl为0，data为输入模式，此处CTRL为1，给予输入信号。
assign data =  ctrl?data_out2:1'bz;