深入浅出玩转FPGA阅读笔记（6）：代码书写规范

例如，当我们使用一个信号来表示LED灯的开或关时，我们可以使用“led_on”或“led_off”等名称，而不是使用“a”或“b”等单一字母。最后，我们需要强调的是，在FPGA开发中编写规范的代码是提高设计效率和可维护性的重要手段。因此，我们应该在代码中添加清晰明了的注释，例如在关键变量和函数上方添加简短的注释。在代码编写过程中，我们应该遵循适当的缩进和空格规范。在FPGA开发中，编写规范的代码是至关重要的，因为它不仅可以提高代码的可读性和可维护性，还能缩短设计周期和提高生产效率。

可事实上却不是这样的，当项目复杂度越来越高，代码都需要经过多轮的审核等才能被应用在项目工程里，如果大家写得代码都非常复杂繁琐，那么后期带来重用的工作量是非常巨大的，也非常不容易理解当事人的想法，所以请大家编程的时候，尽量去使用常见的基本语法，也有利于工具的资源优化，对于复杂功能的模块理清楚逻辑，可以先用前面学习到的TimeGen绘制各个信号的波形图，分析明白后再动手编程，从而减少了语句之间的耦合带来程序设计上的二义性。请多去对需求分析，多去画设计图纸，前期增加方案时间，后期减少返工时间。

每个工程师的代码风格各不一样，当工程较大，面临需要多个工程师共同完成，或者面临当工程师离职后代码交接等问题。若代码规范未统一，阅读代码将是非常吃力的。下文是作者从各大论坛、网站、书籍收集整理的Verilog编程规范。1．端口定义按照功能块划分，每个功能块中按照输入、输出、双向的顺序，各个功能块之间要有空行或注释为间隔；2．每行声明一个端口并有注释，注释在同一行；3．用下述顺序声明端口，不同类型的端口声明使用一个空行间隔；

一、项目架构设计 FPGA设计是采用自顶向下，模块化设计的方式，这样便于仿真调试。 注：特别是在整体架构的基础上，能把整体的数据流向和控制逻辑梳理清楚，这样实现起来就很容易。 注意：Verilog是硬件设计语言，跟软件设计有本质区别 二、模块架构设计 基本原则：控制逻辑和数据逻辑分开处理 三、模块接口设计 1、模块定义 主要包括5个部分：端口定义、参数定义（可选）、输入输出接口、内部信号说明、功能定义。 module module_name#( para...

Verilog语言来设计FPGA。不同于用C语言实现功能，C语言你可以用很笨很乱的代码，基本都能解决问题，但是Verilog设计硬件电路不一样,如果设计思路不规范，设计代码逻辑混乱，功能无法实现不说，问题更是不能定位。整理此文目的，希望对大家FPGA设计规范，基本语法的掌握能有一点启示。在Verilog设计代码中注意这些规范，以免设计出混乱的电路。 通过读一些Verilog的书，可以发现，里

应用HDL设计数字系统时，清晰、规范的描述代码是确保模块功能与性能的关键因素之一。优秀HDL代码的编写目标是： (1) 简洁规范，具有良好的的可阅读性和可维护性，便于分析与调试；(2) 紧贴硬件，确保模块功能正确，并且易于综合出性能优良的电路；(3) 结构清晰，具有良好的可重用性，能够提高设计效率。

本文总结了SystemVerilog RTL编码规范，主要包含语法规则、命名约定和设计实践三大类内容。在语法方面，强调使用always_ff/always_comb替代传统always块，推荐条件表达式而非if-else/case语句，避免产生锁存器。命名规范要求文件名与模块名一致，信号命名采用小写加_n后缀。设计实践方面，重点规范了跨时钟域处理、复位同步化、位宽匹配等关键问题，并建议避免使用interface以减少潜在问题。同时提出了消除编译warning、合理使用枚举和参数等编码建议，旨在提高代码可读性

（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not， bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。

FPGA 入门 —— 代码规范与模块结构 不可综合或不推荐使用的代码 代码 要求 initial 严谨在设计中使用，只能在测试文件中使用 task/function 不推荐在设计中使用，在测试文件中使用 for 在设计中、测试文件中均可以使用，但在设计中多数会将其用错，所以建议在初期设计时不使用，熟练后按规范使用 while/repeat/forever 严禁在设计文件...

前言 目前FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。使用FPGA设计规范的目的是： 1. 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 2. 形成风格良好和完整的文档。 3. 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 4. 便于新员工快速掌握本部门FPGA的设计流程。 以Altera为例，工具组合为 modelsim + Leonardo Spectrum / FPGA CompilerII + QuartusII，下面主要介绍FPG

目录一、FPGA的verilog中常用的相关的书写规范 一、FPGA的verilog中常用的相关的书写规范 TIPS：由于新入手FPGA的Verilog编写，遇到了很多书写规范上的问题，因此，对于相对应的问题，进行集中处理，查询了部分资料，将自己常常遇到的不规范的写法进行纠正 项目1 项目2 项目3 ...

华为FPGA设计规范：打造高质量FPGA设计流程 【下载地址】华为FPGA设计规范 华为FPGA设计规范是一份专注于FPGA开发的高质量指南，特别针对Verilog语言风格进行了深入解析。文档详细阐述了FPGA设计的基本原则、Verilog代码的最佳实践，以及代码结构、命名规则和注释等方面的标准化建议。通过这份规范，开发...

最近看到了一份华为早年的FPGA设计规范文档，分享给大家。前言本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是：在于规范整个设计流...

摘录华为FPGA2002年版的Verilog代码编写规范,作为记录和参考使用,原文包含Verilog和Vhdl两种语言,但是本文只使用了Verilog部分,而且对原文中的错误做了修改.

华为FPGA设计规范 【下载地址】华为FPGA设计规范 华为FPGA设计规范是一份专注于FPGA开发的高质量指南，特别针对Verilog语言风格进行了深入解析。文档详细阐述了FPGA设计的基本原则、Verilog代码的最佳实践，以及代码结构、命名规则和注释等方面的标准化建议。通过这份规范，开发者能够系统学习如何编写高效、...