FPGA学习5-PL和PS互联

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本文详细介绍了如何在FPGA开发中实现PL和PS之间的GPIO互联，包括使用EMIO和AXI_GPIO IP核进行连接。同时，文章还阐述了创建和包装自定义IP的过程，以及如何将其与AXI4接口连接，确保硬件与约束文件匹配，最终生成bit文件。

1、GPIO外设

1）EMIO

部分寄存器参考UG1085，BAKN0-BANK2为MIO78个，BANK3-BANK5 EMIO(扩展接口，再PL端)96个，IO配置里设置EMIO，生成cpu核上点击多出的 GPIO_0 端口右键选择 Make External，将端口信号导出。点击引脚并修改引脚名称。保存设计。

 

点击 xx.bd 右键选择 Generate Output Products，重新生成输出文件，顶层文件会更新出新的管脚，通过约束文件进行引脚绑定（端口名称一定要和顶层文件端口一致）。编译生成bit文件

 打开vitis软件，建立工程，通过example进行设置，找到对应EMIO号，调整软件设计，再生成文件下载。

2）AXI_GPIO IP核

vivado的block工程，新增一个GPIO的IP核，双击的“axi_gpio_0”配置参数，设置宽度，勾选enable dual channel可以设置GPIO2

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#fpga开发 #学习
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