FPGA series # IC设计笔面试题目总结（二）

继IC设计笔面试题目总结（一）

IC设计常见面试题目：

1.IC设计流程
　　IC设计分为前端和后端。设计前端也称逻辑设计，主要将HDL语言–>网表；后端设计也称物理设计，是网表–>芯片版图。两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。前端主要有需求分析与架构设计、RTL设计、仿真验证、逻辑综合、STA、形式验证。后端主要包括DFT、布局规划、布线以及版图物理验证。
　　① 规格制定（系统总体规划）：芯片规格就像功能列表一样，是客户向芯片设计公司提出设计要求，包括芯片需要达到的具体功能和性能方面的要求。
　　② 详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于systemC语言，对价后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等
　　③ HDL编码：将实际的硬件电路功能通过HDL语言描述出来，形成RTL代码。设计输入工具：ultra ，visual VHDL等
　　④ 仿真验证：检验编码设计的正确性，检验的标准就是第一步制定的规格。工具：modelsim
　　⑤ 逻辑综合：仿真验证通过，进行逻辑综合。其结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，即希望综合出来的电路在面积、时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元的面积、时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序、面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（称为后仿真）。工具：synplify
　　⑥ STA（State Timing Analysis，静态时序分析）：这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间和保持时间的违例（violation）。工具：synopsys的Prime Time
　　⑦ 形式验证：从功能上（STA是时序上）对综合后的网表进行验证。工具：Synopsys的Formality。　
　　此处只放前段设计流程，具体参考链接如下：　
　　参考链接1、参考链接2

2.IC设计中同步复位与异步复位的区别？
　　同步复位在时钟沿变化时，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

3.寄生效应在IC设计中怎样加以克服和利用？
　　所谓寄生效应就是那些溜进你的PCB并在电路中大施破坏、令人头痛、原因不明的小故障。它们就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；通孔之间的相互影响，以及许多其它可能的寄生效应。
　　理想状态下，导线是没有电阻，电容和电感的。而在实际中，导线用到了金属铜，它有一定的电阻率，如果导线足够长，积累的电阻也相当可观。两条平行的导线，如果互相之间有电压差异，就相当于形成了一个平行板电容器（你想象一下）。通电的导线周围会形成磁场（特别是电流变化时），磁场会产生感生电场，会对电子的移动产生影响，可以说每条实际的导线包括元器件的管脚都会产生感生电动势，这也就是寄生电感。
　　在直流或者低频情况下，这种寄生效应看不太出来。而在交流特别是高频交流条件下，影响就非常巨大了。根据复阻抗公式，电容、电感会在交流情况下会对电流的移动产生巨大阻碍，也就可以折算成阻抗。这种寄生效应很难克服，也难摸到。只能通过优化线路，尽量使用管脚短的SMT元器件来减少其影响，要完全消除是不可能的。

4.单片机最小系统包括哪几个部分
　　对51系列单片机来说，最小系统一般应该包括：电源部分、晶振部分、复位部分。还应该包括有cpu。