Verilog中fork...join 的用法

原创已于 2022-03-22 15:24:59 修改 · 1.9k 阅读

3 ·

本内容遵循CC 4.0 BY-SA版权协议

收录于

FPGA

当前文章被收录于：

FPGA

2 篇文章 0 人学习

订阅专栏查看详情

FPGA基础

当前文章被收录于：

FPGA基础

2 篇文章 0 人学习

FPGA基础

订阅专栏查看详情

当前文章被以下社区和专栏收录：

于 2022-03-22 15:24:30 首次发布

这篇博客详细介绍了如何使用Verilog语言实现一个模块，通过并行执行生成周期为5的波形，wave信号在每个周期内变化。关键部分包括fork/join结构和monitor指令的应用。

特点

中间的语句并行执行；（延时不累加）
不能用于综合；

代码

module signal_gen;
reg         wave;
parameter   cycle = 5;
initial begin
    fork
                    wave = 0;
        #(cycle)    wave = 1;
        #(2*cycle)  wave = 0;
        #(3*cycle)  wave = 1;
        #(4*cycle)  wave = 0;
        #(5*cycle)  wave = 1;
        #(6*cycle)  $finish;
    join
end
initial $monitor($time,,,"wave=%b",wave);
endmodule

在这里插入图片描述